隔离 (SIM0X)、晶圆接合和/或其他合适的方法来制造SOI衬底。
[0031] -些示例性衬底210也包括绝缘层。绝缘层包含任何合适的材料，包括氧化娃、蓝 宝石和/或它们的组合。示例性绝缘层可以是埋氧层（BOX)。通过诸如注入(例如，SIM0X)、 氧化、沉积和/或其他合适的工艺的任何合适的工艺来形成绝缘体。在一些示例性FinFET 前体中，绝缘层是绝缘体上娃衬底的组件(例如，层)。
[0032] 衬底210可以包括取决于本领域已知的设计需求的各个掺杂区。掺杂区可以掺杂 有诸如硼或BF2的p型掺杂剂；诸如磷或砷的n型掺杂剂；或它们的组合。掺杂区可以直接 以P阱结构、N阱结构、双阱结构或使用凸起结构形成在衬底210上。衬底210可以进一步 包括诸如配置为N型金属氧化物半导体晶体管器件的区域和配置为P型金属氧化物半导体 晶体管器件的区域的各个有源区。
[0033] 在本实施例中，可以通过热氧化、化学氧化、化学汽相沉积（CVD)或任何适当的方 法来沉积第一介电层220。第一介电层220可以包括氧化娃、氮氧化娃或其他合适的材料。 第一介电层220具有第一厚度^。在一个实施例中，在高于450°C的工艺温度下形成第一介 电层220。硬掩模（HM)层230包括氮化娃、碳化娃、氧化钛、氮化钛、氧化钽、氮化钽或任何 合适的材料。此外，HM层230可以包括单层或多层。HM层230不同于第一介电层220,以 在稍后描述的随后的蚀刻期间实现蚀刻选择性。可以通过诸如CVD或物理汽相沉积（PVD) 的合适的技术来沉积HM层230。
[0034] 参考图1和图3,方法100进行至步骤104,其中，在衬底210上方形成鳍310。在 一些实施例中，在衬底210上形成多于一个的鳍310。通过包括光刻和蚀刻工艺的任何合 适的工艺来形成鳍310。示例性光刻工艺包括：在衬底210上方形成光刻胶层(光刻胶)，曝 光光刻胶且显影光刻胶以形成图案化光刻胶。然后通过图案化光刻胶蚀刻HM层230、第一 介电层220和衬底210以形成鳍310。可选地，首先通过图案化光刻胶蚀刻HM层230,且通 过蚀刻的HM层230蚀刻衬底210以形成鳍310。蚀刻工艺可以包括选择性湿蚀刻或选择 性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵（TMAH)、HF/HN03/CH3C00H溶液或其他合适的溶 液。干蚀刻工艺包括使用基于氯的化学制品的偏置等离子体蚀刻工艺。其他干蚀刻气体包 括CF4、NF3、SF6和He。为了更清楚更好地描述方法100,现在分别用参考标号310A、310B和 310C标记鳍310。这些鳍可以用于不同的器件元件。例如，鳍310A用于I/O元件，鳍310B 用于P型FET，以及鳍310C用于N型FET。
[0035] 参考图1和图4,方法100进行至步骤106,其中，在衬底210上形成隔离区320 以隔离衬底210的有源区。例如，隔离区320使鳍310分隔开。可以使用诸如浅沟槽隔离 (STI)的传统的隔离技术来形成隔离区320。在一个实施例中，隔离介电层沉积在衬底210 上方，包括填充鳍310之间的间隔。隔离介电层包括氧化硅、氮化硅、氮氧化硅或其他合适 的材料或它们的组合。通过CVD、ALD或任何其他合适的技术沉积隔离介电层。随后可以实 施化学机械抛光（CMP)工艺以去除多余的隔离介电层。进一步使隔离介电层凹进以露出鳍 310的一部分且形成隔离区320。凹进工艺可以包括湿蚀刻和干蚀刻。在一个实施例中，在 凹进工艺期间，蚀刻第一介电层220的外边缘，以在鳍310的顶部上形成凹形轮廓侧壁325。
[0036] 参考图1和图5,方法100进行至步骤108,其中，形成第二介电层330。可以通过 退火工艺形成第二介电层330。可以在蒸汽环境和氧气环境的组合环境中或在惰性气体的 氛围下进行退火工艺。退火工艺的温度高于450°C。在一个实施例中，第二介电层330是通 过退火工艺所形成的氧化硅。在本实施例中，第二介电层330沿着鳍310的侧壁共形地形 成且具有第二厚度t2。第二厚度t2可以基本不同于第一厚度^。在一个实施例中，第一厚 度心在30人到50A的范围内，且第二厚度&在1〇人到30A的范围内。可以通过诸如退火 温度和退火时间的热退火条件来控制第二厚度t2。在一个实施例中，第一介电层220和第 二介电层330 -起用作鳍310A的栅极介电层。
[0037] 参考图1和图6,方法100进行至步骤110,其中，在衬底210上方沉积保护层410 (包括围绕鳍310)。保护层410可以包括介电材料(诸如氮化硅或碳化硅)，但是不同于第一 介电层220,以在随后的蚀刻工艺期间实现蚀刻选择性。在一个实施例中，第一保护层410 是氮化硅。可以通过CVD、ALD、PVD或其他合适的技术来沉积保护层410。
[0038] 参考图1和图7,方法100进行至步骤112,去除鳍310B的保护层410的一部分、 HM层230和第一介电层220。可以通过光刻图案化工艺和蚀刻工艺来实现去除工艺。蚀刻 工艺可以包括湿蚀刻、干蚀刻或它们的组合。在蚀刻工艺期间，鳍310A和310C通过光刻胶 层进行保护且保持完好无损。在蚀刻工艺之后，通过湿式剥离或等离子体灰化来去除光刻 胶。
[0039] 参考图1和图8,方法100进行至步骤114,其中，使鳍310B凹进以形成第一沟槽 420。凹进工艺可以包括选择性湿蚀刻或选择性干蚀刻，从而选择性地蚀刻鳍310B以及第 二介电层330但是基本不蚀刻第一保护层410。因此，第一沟槽420具有作为其侧壁的第一 保护层410。湿蚀刻溶液可以包括TMAH、HF/HN03/CH3C00H溶液或其他合适的溶液。干蚀刻 工艺包括使用基于氯的化学制品的偏置等离子体蚀刻工艺。其他干蚀刻气体包括CF4/NF3、 SF6/He或任何其他合适的气体。在一个实施例中，在使鳍310B凹进之后，通过另一蚀刻来 去除第二介电层330。在凹进工艺期间，鳍310A和鳍310C通过第一保护层410进行保护且 保持完好无损。
[0040] 参考图1和图9,方法100进行至步骤116,其中，在第一沟槽420中的凹进的鳍 310B的上方外延生长第一半导体材料层510。第一沟槽420的侧壁可以在第一半导体材料 层510的生长期间控制其形状。第一半导体材料层510由以下材料形成：诸如锗（Ge)或 硅（Si)的单元素半导体材料；或诸如砷化镓（GaAs)、砷化铝镓（AlGaAs)的化合物半导体 材料；或诸如硅锗（SiGe)、砷化镓磷（GaAsP)的半导体合金。外延工艺包括CVD沉积技术 (例如，汽相外延（VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工 艺。从现在起，本发明将沉积在凹进的鳍310B上方的第一半导体材料层510称为鳍520 ; 鳍310A和310C保持不变。
[0041] 参考图1和图10,方法100进行至步骤118,其中，在衬底210上方(包括鳍520上 方）沉积第二保护层610。在很多方面，可以类似于以上结合图6所讨论的第一保护层410 来形成第二保护层610。在一个实施例中，第二保护层610具有与第一保护层410相同的材 料。
[0042] 参考图1和图11，方法100进行至步骤120,其中，去除鳍310C的第二保护层610 的一部分、HM层230和第一介电层220。在很多方面，可以类似于以上结合图7相联系所讨 论的去除工艺来实施去除工艺。在蚀刻工艺期间，鳍310A和鳍520通过光刻胶层进行保护 且保持完好无损。
[0043] 参考图1和图12,方法100进行至步骤122,其中，使鳍310C凹进以形成第二沟槽 710。在很多方面，可以类似于以上结合图8所讨论的凹进工艺来实施凹进。在凹进工艺期 间，鳍310A和鳍520通过第二保护层610进行保护且保持完好无损。
[0044] 参考图1和图13,方法100进行至步骤124,其中，在凹进的鳍310C的顶部上外延 生长第二半导体材料层720且填充沟槽710。第二半导体材料层720由以下材料形成：诸 如锗（Ge)或硅（Si)的单元素半导体材料；或诸如砷化镓（GaAs)、砷化铝镓（AlGaAs)的化 合物半导体材料；或诸如硅锗（SiGe)、砷化镓磷（GaAsP)的半导体合金。在很多方面，可以 类似于以上结合图9所讨论的外延生长工艺来实施外延生长工艺。从现在起，本发明将具 有沉积在凹进的鳍310C上方的第二半导体材料层710的鳍称为鳍730 ;鳍520和310A保 持不变。
[0045] 参考图1和图14,方法100进行至步骤126,其中，去除第二保护层610、第一保护 层410、第一半导体材料层510的一部分和第二半导体材料层720的一部分。在一个实施例 中，实施CMP以抛光上述层的背面，从而露出鳍310A的第一介电层220且提供鳍520和鳍 730的平坦的表面。
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