一种制作半导体器件的方法
【技术领域】
[0001]本发明涉及半导体制造工艺,尤其涉及一种在后高K/后金属栅极(high-K&gatelast)工艺中形成新的金属栅极薄膜堆叠结构的方法。
【背景技术】
[0002]集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管(M0S)，随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极(high-k and metal gate last)技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅极介电层的等效氧化层厚度(EOT),例如缩小至约1.lnm。在后高K (high-k last, HK last process)技术中，为了到达较小的EOT的厚度,采用化学氧化物界面层(chemical oxide IL)代替热栅氧化物层(thermal gate oxide)。
[0003]在目前的后高K/后金属栅极(high-K&gate last)技术中，包括去除虚拟多晶硅栅极和栅极氧化层以形成栅极沟槽，在栅极沟槽中沉积形成界面氧化层和高K介电层，接着在栅极沟槽中高K介电层上沉积形成功函数金属层和金属电极层，然后采用化学机械研磨(CMP)去除多余的功函数金属层和金属电极层，以形成金属栅极。
[0004]如图1A-1C所示，为根据现有的技术制作后HK/后MG结构的半导体器件的横截面示意图，IA所示，采用刻蚀工艺去除位于半导体衬底100上NMOS区域和PMOS区域中的虚拟栅极和栅极介电层保留位于虚拟栅极结构两侧的间隙壁，以形成金属栅极沟槽，在金属栅极沟槽中依次沉积形成界面层101、高K介电层102、覆盖层103、阻挡层104和PMOS功函数金属层105。
[0005]如图1B所示，在半导体衬底上形成图案化的底部抗反射涂层和光刻胶层106，以露出NMOS区域覆盖PMOS区域；根据图案化的底部抗反射涂层和光刻胶层106去除NMOS区域中的PMOS的功函数金属层以露出阻挡层104，接着去除图案化所述底部抗反射涂层和光刻胶层106。
[0006]如图1C所示，在半导体衬底100上沉积形成NMOS功函数金属层107和金属电极层108。接着，采用化学机械研磨工艺去除掉多余的金属层以露出层间介电层，最后形成金属栅极。
[0007]然而，目前的后高K介电层/后金属栅极与前高K介电层/后金属栅极相比，在形成的金属栅极沟槽中沉积高K介电层和覆盖层之后，这将使栅极堆叠填充变的不容易实现，尤其对于较为先进的技术节点而言。另一方面，在双功函数金属栅极工艺中为了实现在半导体衬底中分别形成PMOS功函数金属层和NMOS功函数金属层，使得形成薄膜堆叠层和填充工艺变的非常的复杂。同时，在现有的后高K介电层/后金属栅极工艺中，NMOS功函数金属层的材料通常为TiAl或者铝，这样很容易引起发生铝原子扩散现象，较多的铝原子扩散将影响器件的电压(增加PMOS器件的电压并且减小NMOS器件的电压)和影响器件的性能以及可靠性。
[0008]因此，需要一种新的半导体器件的制作方法，以解决现有技术中的问题。
【发明内容】
[0009]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0010]为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括:提供具有第一区域和第二区域的半导体衬底，所述第一区域包括虚拟栅极，所述第二区域包括虚拟栅极；去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、第一覆盖层和P型功函数金属层；采用光刻工艺去除所述第二沟槽中的所述P型功函数金属层和所述第一覆盖层露出所述高K介电层，以形成第三沟槽；在所述第一沟槽和所述第三沟槽的底部以及侧壁上依次形成第二覆盖层、阻挡层、N型功函数金属层和金属栅极层。
[0011]本发明提出了另一种制作半导体器件的方法，包括:提供具有第一区域和第二区域的半导体衬底，所述第一区域包括虚拟栅极，所述第二区域包括虚拟栅极；去除所述第一区域中的虚拟栅极和所述第二区域中的虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；在所述第一沟槽和所述第二沟槽的底部及侧壁上依次沉积形成高K介电层、第一覆盖层、阻挡层和P型功函数金属层；采用光刻工艺去除所述第二沟槽中的所述P型功函数金属层、所述阻挡层和所述第一覆盖层露出所述高K介电层，以形成第三沟槽；在所述第一沟槽和所述第三沟槽的底部以及侧壁上形成第二覆盖层；对所述第二覆盖层进行一处理步骤，以防止之后形成的N型功函数金属层和金属栅极层中的金属离子扩散到其下的层结构中；在处理后的所述第二覆盖层上依次形成N型功函数金属层和金属栅极层。
[0012]优选地，采用湿法刻蚀或者干法刻蚀去除第二区域中的P型功函数金属层和所述第一覆盖层，所述刻蚀工艺具有所述P型功函数金属层和所述第一覆盖层对所述高K介电层的高蚀刻选择比。
[0013]优选地，采用湿法刻蚀或者干法刻蚀去除第二区域中的P型功函数金属层、所述阻挡层和所述第一覆盖层，所述刻蚀工艺具有所述P型功函数金属层、所述阻挡层和所述第一覆盖层对所述高K介电层的高蚀刻选择比。
[0014]优选地，所述第二覆盖层的材料为氮化钛、氮化硅钛，所述阻挡层的材料为氮化钽、钽或者铝化钽，所述阻挡层的厚度为5埃至20埃。
[0015]优选地，采用退火工艺执行所述处理步骤，所述退火工艺为峰值退火、毫秒退火或者快速退火，执行所述退火工艺的温度为400°C至600°C，执行所述退火工艺的时间为10秒至60秒，在通入氧气、氮气、氨气或者氧气和氮气的混合气体的条件下执行所述退火工艺。
[0016]优选地，将所述半导体衬底暴露在空气中执行所述处理步骤。
[0017]优选地，采用等离子体工艺执行所述处理步骤，所述等离子体工艺的反应时间为10秒至60秒，在通入氧气、氮气、氩气或者氩气和氮气的混合气体的条件下执行所述等离子体工艺，执行所述等离子体工艺的功率为100W至500W。
[0018]优选地，所述处理步骤为在所述第二覆盖层上形成钛层或者硅层，接着执行退火工艺，以在所述第二覆盖层上形成TixOy层或者SixOy层，所述钛层或者所述硅层的厚度为5埃至15埃。
[0019]优选地，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。
[0020]优选地，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
[0021]优选地，采用CVD、ALD或者PVD工艺形成所述高K介电层、所述第一覆盖层、所述第二覆盖层、所述阻挡层、所述P型功函数金属层、所述N型功函数金属层、所述金属电极层。
[0022]优选地，所述第一覆盖层和所述第二覆盖层的厚度范围为5埃至20埃，所述P型功函数金属层的厚度范围为10埃至580埃、所述N型功函数金属层的厚度范围为10埃至80埃。
[0023]综上所示，根据本发明的方法提出了一种新的金属栅极薄膜堆的制作工艺，以阻止PMOS区域中的铝的扩散，在NMOS区域中利用铝的扩散，最终使形成的半导体器件结构与传统工艺形成的半导体器件结构相比具有良好的间隙填充边缘和较低金属栅极电阻，以提高半导体器件的整体性能，提高半导体的良品率。
【附图说明】
[0024]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0025]图1A-1C为根据现有技术制作具有后HK/后MG结构的半导体器件的剖面结构示意图；
[0026]图2A-2C为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；
[0027]图3为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图；
[0028]图4A-4D为根据本发明另一个实施方式制作具有后HK/后MG结构的