半导体器件相关步骤所获得的器件的剖面结构示意图；
[0029]图5为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图。
【具体实施方式】
[0030]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0031]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0032]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0033]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0034]下面将结合图2A-2C对本发明所述半导体器件的制备方法进行详细描述。如图2A所示，提供半导体衬底200，半导体半导体衬底200可包括任何半导体材料，此半导体材料可包括但不限于:S1、SiC、SiGe、SiGeC、Ge 合金、GeAs、InAs、InP，以及其它 II1- V或 I1-VI族化合物半导体。也是可选地，半导体衬底300可以包括外延层。半导体衬底300还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe (SGOI)的分层半导体。
[0035]半导体衬底200包括各种隔离结构，这些隔离部件可以包括不同结构，并且由不同的处理技术来形成。例如隔离部件可以包括浅沟槽隔离部件(STI)。半导体衬底200还包括阱。
[0036]半导体衬底200包括NMOS区域和PMOS区域，NMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，PMOS区域具有形成在均匀掺杂的沟道区上的虚拟栅极结构，所述虚拟栅极结构包括栅极氧化层和虚拟栅极，以及栅极氧化物层和虚拟栅极两侧形成的栅极间隙壁，虚拟栅极的材料可以为多晶硅或者为氮化硅或者无定型碳，其中，虚拟栅极的材料优选未掺杂的多晶硅，栅极间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成。半导体衬底200还包括位于NMOS虚拟栅极和PMOS虚拟栅极两侧的源漏区。
[0037]在半导体衬底200和虚拟栅极上方形成层间介电层。实施化学机械研磨(CMP)工艺去除多余的层间介电层，使得露出虚拟栅极的虚拟栅极层。还可以采用其他的方式形成层间介电层以露出虚拟栅极的虚拟栅极层。
[0038]实施刻蚀工艺以去除NMOS区域和PMOS区域中的虚拟栅极和栅极氧化层保留位于虚拟栅极和栅极氧化层两侧的栅极间隙壁，以在NMOS区域和PMOS区域中形成金属栅极沟槽。刻蚀工艺可以包括干法刻蚀、湿法刻蚀或者干法刻蚀和湿法刻蚀的组合。在去除虚拟栅极以露出半导体衬底的表面之后，也可以采用例如稀释的氢氟酸或其他适合工艺以去除栅极氧化层，以完全露出半导体衬底的表面形成金属栅极沟槽。
[0039]在层间介电层上、栅极间隙壁上、金属栅极沟槽的底部及层面上沉积形成界面层(IL) 201和高K (HK)介电层202。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。高K电介质的材料可以选择为但不限于LaO、BaZrO, A10、HfZrO,HfZrON, HfLaO, HfS1N, HfS1, LaS1, AlS1, HfTaO, HfT1, (Ba, Sr) T13 (BST)、A1203、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
[0040]在高K介电层202上形成覆盖层203，覆盖层203的材料可以为La2O3、AL2O3、Ga2O3、In203、Mo0、Pt、Ru、TaCN0、Ir, TaC, MoN, WN, TixN1^x 或者其他适合的薄膜层。可以采用 CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层203上形成P型功函数金属层204，以形成沟槽205A和沟槽205B，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层(PWF)的材料可以选择为但不限于TixN1- TaC, MoN, TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。
[0041 ] 如图2B所示，在PMOS区域中的沟槽205A的底部以及侧壁上形成底部抗反射涂层和图案化的光刻胶层206，图案化的光刻胶层206露出NMOS区域覆盖PMOS区域。将底部抗反射涂层涂覆在光刻胶206的底部来减少底部光的反射。
[0042]根据图案化的光刻胶层206刻蚀去除NMOS区域中的PMOS功函数金属层204和覆盖层203，以露出高K介电层202。去除NMOS区域中的PMOS功函数金属层204和覆盖层203以露出高K介电层202的刻蚀工艺可以采用湿法刻蚀或者干法刻蚀，所述刻蚀工艺具有P型功函数金属层204和覆盖层203对低于高K介电层202的高刻蚀选择比。
[0043]在本发明的一具体实施例中，以所述被图形化的光刻胶层为掩膜，采用干法刻蚀工艺，在通入氯化硼和氯气的刻蚀条件下，对P型功函数金属层204和覆盖层203进行刻蚀，反应室内压力可为5?20毫托(mTorr);功率:300_800W ;时间:5_15s ;所述氯化硼和氯气的流量范围可为O?150立方厘米/分钟(sccm)和50?200立方厘米/分钟(sccm)。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
[0044]然后，去除底部抗反射涂层和图案化的光刻胶层206，以在NMOS区域中形成沟槽207，露出NMOS区域中的高K介电层202，露出PMOS区域中的P型功函数金属层205。
[0045]如图2C所示，在PMOS区域中的沟槽205A和NMOS区域中的沟槽207的底部以及侧壁形成覆盖层 208，覆盖层 208 的材料可以为 La203、AL2O3、Ga2O3、Ιη203、MoO、Pt、Ru、TaCNO、Ir、TaC, MoN、WN、TixN1-X或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层208上沉积形成阻挡层209，阻挡层的材料可以选择为但不限于TiN、TiSiN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。
[0046]在NMOS区域和PMOS区域中的阻挡层209上依次沉积形成N型功函数金属层210和金属电极层211，NMOS功函数金属层210和金属电极层211覆盖半导体衬底。N型功函数金属层(NWF)为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaC、T1、Al、TixAl 1-x或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。金属电极层的材料可以选择为但不限于A1、W或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底200中NMOS区域和PMOS区域中形成金属栅极结构叠层。
[0047]然后，执行化学机械研磨(CMP)工艺以平坦化N