一种储存装置的制造方法
【技术领域】
[0001]本发明是有关于三维(Three-Dimens1nal，3D)储存装置，且特别是有关于这些储存装置的制造方法。
【背景技术】
[0002]高密度储存装置被设计成包括快闪存储单元或其他型式的存储单元的阵列。于某些例子中，存储单元包括薄膜晶体管，其可被配置成3D架构。
[0003]在一个例子中，一种3D储存装置包括被绝缘材料隔开的多个叠层的多晶体有源条带。有源条带可作为位线或字线。3D储存装置可包括多个字线结构，正交地配置在作为位线的多个叠层的有源条带上。或者，3D储存装置可包括多个位线结构，正交地配置在作为字线的多个叠层的有源条带上面。包括电荷储存结构的存储单元，是形成于在多个叠层中的有源条带的侧表面与字线结构或位线结构之间的交点。存储单元的通道区是形成于有源材料条带中。当储存装置中的多个叠层包括更多层的存储单元时，使用小尺寸存储单元(包括垂直栅极(Vertical Gage, VG) 3D NAND储存装置)的3D储存装置会在制造这些储存装置时出现挑战。
[0004]理想上，欲改善制造这些储存装置的方法。
【发明内容】
[0005]本发明提供一种储存装置的制造方法。与绝缘层交错的第一导电材料的数层是形成于一集成电路基板上。第一导电材料的数层是被刻蚀以界定在第一组沟槽的左右的第一组叠层的导电条带，于此第一组叠层中的一叠层具有大于一目标宽度的两倍的宽度。
[0006]如于本发明说明书所使用的一目标宽度，是表示可作为储存装置中的位线的多个叠层的导电条带的一平均宽度。目标宽度实质上可等于一被称为半导体制造技术的已知技艺的7 IF'的临界尺寸。如于本发明说明书所使用的"实质上等于"意指在如熟习本项技艺者所理解的半导体制造技术的制造公差之内。例如，临界尺寸可具有在靠近叠层的上端与靠近叠层的底部的导电条带之间的从26nm至33nm的平均值的范围。储存层是形成于在邻近叠层之间的沟槽中，且可作为字线的传导线是被界定在储存层上面。在本发明说明书中，虽然靠近叠层的上端及靠近叠层的底部的沟槽的宽度的平均值的范围可以不同于导电条带的临界尺寸的平均值的范围，但沟槽的宽度亦被称为7 W。一沟槽与一合成的储存装置中的邻近的叠层的一种结合的宽度可被称为^ 2P 。
[0007]在界定第一组叠层之后，一第一储存层是形成于第一组沟槽的第一组叠层中的导电条带的侧表面上，且一第二导电材料的第一层是形成在第一储存层上面并具有一个与第一储存层共形的表面。
[0008]在第一储存层与第二导电材料的第一层形成于第一组沟槽中之后，第一组叠层是被刻蚀，以将第一组叠层中的每个叠层分成导电条带的第二组叠层中。第二组叠层中的每个叠层，是界定在第一组沟槽中的一第一沟槽与第二组沟槽中的一第二沟槽之间。第二组叠层中的一叠层具有实质上等于目标宽度的宽度。
[0009]在第二组叠层界定在第二组沟槽之间之后，一第二储存层是形成于第二组沟槽的第二组叠层中的导电条带的侧表面上，且一第二导电材料的第二层是形成在第二储存层上面并具有一与第二储存层共形的表面。
[0010]在第二储存层形成于第二组沟槽的第二组叠层中的导电条带的侧表面上，且第二导电材料的第二层是形成在第二储存层上面并具有一与第二储存层共形的表面之后，第二导电材料的第一层是被刻蚀，以界定第一组沟槽中的第一组传导线。第一组沟槽的多条传导线中的传导线是正交地被配置在第一储存层上面，并具有多个与第一储存层共形的表面，以界定在位于第一组叠层中的导电条带的侧表面与第一组沟槽中的第一组传导线之间的交点的接口区域的存储单元。
[0011]在多条传导线是被界定在第一组沟槽中之后，第二导电材料的第二层是被刻蚀，以界定一在第二组沟槽中的第二组传导线。第二组沟槽的多条传导线中的传导线是正交地被配置在第二储存层上面，并具有多个与第二储存层共形的表面，以界定在位于第二组叠层中的导电条带的侧表面与第二组沟槽中的第二组传导线之间的交点的接口区域的存储单元。
[0012]可形成水平传导线，以将第一组沟槽中的第一组传导线及第二组沟槽中的第二组传导线连接至储存装置中的一列译码器。可形成位线结构，以将第二组叠层的导电条带中的导电条带连接至储存装置中的一行译码器。
[0013]亦提供一种实质上如于此所说明的储存装置。
[0014]本发明的其他实施样态及优点可在检阅下述附图、详细说明与权利要求范围时获得了解。
【附图说明】
[0015]图1为一种三维(3D)NAND-快闪储存装置的立体图。
[0016]图2显示用于制造如同图1的一储存装置的一工艺中的一阶段。
[0017]图3显示用于制造如同图1的一储存装置的一工艺中的一第一刻蚀阶段。
[0018]图4显示用于制造如同图1的一储存装置的一工艺中的一第一填补阶段。
[0019]图5显示在图4所显示的结构上面的一可移除硬性掩模。
[0020]图6显示用于制造如同图1的一储存装置的一工艺中的一第二刻蚀阶段。
[0021]图7显示用于制造如同图1的一储存装置的一工艺中的一第二填补阶段。
[0022]图8显示在图7所显示的结构上面的一可移除硬性掩模。
[0023]图9显示一第三刻蚀阶段，用于界定第一组沟槽中的多条传导线。
[0024]图10显示在图9所显示的结构上面的一可移除硬性掩模。
[0025]图11显示一第四刻蚀阶段，用于界定第二组沟槽中的多条传导线。
[0026]图12显示多条连接字线的水平传导线。
[0027]图13A至图13B显示用于制造一储存装置的方法的一实施例的简化流程图。
[0028]图14为依据一实施例的一集成电路储存装置的简化方块图。
[0029]【符号说明】
[0030]ML1、ML2、ML3:金属层
[0031]102、103、104、105:导电条带
[0032]102B、103B、104B、105B:位线结构
[0033]109: SSL 栅极结构
[0034]112、113、114、115:导电条带
[0035]112A、113A、114A、115A:位线结构
[0036]119: SSL 栅极结构
[0037]125-1 WL 至 125-N WL:字线
[0038]126、127:接地端选择线GSL
[0039]128:源极线
[0040]172、173、174、175:层间连接器
[0041]200:结构
[0042]201:集成电路基板
[0043]211、213、215:导电层/第一导电材料
[0044]212、214、216:绝缘层
[0045]290:第一可移除硬性掩模
[0046]310、320、330:第一组叠层的导电条带
[0047]311、313:导电条带
[0048]312、314、316:绝缘条带
[0049]315:导电条带/沟槽
[0050]325:沟槽
[0051]330:叠层
[0052]331、333、335:导电条带
[0053]332、334、336:绝缘条带
[0054]410:第一储存层
[0055]420:第二导电材料的第一层
[0056]590:第二可移除硬性掩模
[0057]611、613、615:导电条带
[0058]612、614、616:绝缘条带
[0059]631、633、635:导电条带
[0060]632、634、636:绝缘条带
[0061]640、642、650、652、660、662:叠层的导电条带
[0062]641、651、661:第二沟槽
[0063]650:叠层
[0064]652、660:叠层
[0065]710:第二储存层
[0066]720:第二导电材料
[0067]890:第三可移除硬性掩模
[0068]911、912:第一储存组成物
[0069]921、922:第一组传导线
[0070]930:孔洞
[0071]1090:第四可