半导体装置的制造方法以及半导体集成电路晶片的制作方法
【专利说明】半导体装置的制造方法以及半导体集成电路晶片
[0001]关联申请
[0002]本申请享受以美国临时专利申请61/950576号(申请日:2014年3月10日)以及美国专利申请14/317648号(申请日:2014年6月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。
技术领域
[0003]本实施方式，一般涉及半导体装置的制造方法以及半导体集成电路晶片。
【背景技术】
[0004]以往，具有将形成有集成电路的多个半导体芯片层叠，通过TSV(Through SiliconVia，硅通孔)将各半导体芯片互相电连接，从而缩小半导体装置的专有面积的技术。在半导体芯片的制造中，多个芯片区域经由切割线被形成于半导体晶片。并且，半导体晶片在检查电特性后，通过沿着切割线切断，被单片化为各半导体芯片。对于半导体晶片，为了提高成品率，确保总量(gross) (I个晶片的芯片获得数)是重要的，另一方面，确保检查用区域也是重要的。
[0005]另外，在半导体芯片的制造所使用的光刻法中，希望不会产生切割线处的断裂及对半导体芯片的特性的影响地实现迅速的曝光位置的对位。
【发明内容】
[0006]实施方式能够以短时间容易地检测标记开口部，使曝光时间的操作性提高。
[0007]另外，实施方式能够确保不使总量减少，并且能够从背面进行集成电路的电气特性以及TSV的电气特性的评价。
[0008]实施方式提供一种半导体装置的制造方法，其特征在于，在多个芯片区域形成将半导体基板在厚度方向上贯通并到达集成电路的贯通孔，该多个芯片区域在上述半导体基板的一面侧形成有上述集成电路，在切割线形成第I标记开口部、和将上述半导体基板在厚度方向上贯通并配置于上述第I标记开口部的周边区域的第2标记开口部，该切割线在上述半导体基板中将上述芯片区域划分，基于上述第2标记开口部的位置，检测上述第I标记开口部，基于上述第I标记开口部的位置，进行曝光位置的对位并进行光刻法，从而在上述半导体基板的背面形成抗蚀剂图案，该抗蚀剂图案具有在上述半导体基板的背面使包含上述贯通孔在内的区域露出的第I开口部，在上述贯通孔埋入导电性材料，以及去除上述抗蚀剂图案。
[0009]另外，实施方式提供一种半导体集成电路晶片，其特征在于，具备:多个芯片区域，在半导体基板的一面侧设置有集成电路；切割线，在上述半导体基板中将上述多个芯片区域划分；TEG，设置于上述半导体基板的一面侧的上述切割线；以及第I贯通电极，在上述切割线中在上述半导体基板的背面侧露出，并且从上述半导体基板的背面侧将上述半导体基板在厚度方向上贯通而与上述TEG连接。
[0010]根据实施方式，能够以短时间容易地检测标记开口部，能够提高曝光时间的操作性。另外，根据实施方式，能够确保不使总量减少，并且从背面进行集成电路的电气特性以及TSV的电气特性的评价。
【附图说明】
[0011]图1是从背面侧观察实施方式涉及的半导体晶片的俯视图。
[0012]图2A?图2D是对实施方式涉及的半导体晶片的构造进行表示的图。
[0013]图3A?图3C是对实施方式涉及的半导体晶片的制造工序进行表不的图。
[0014]图4A?图4C是对实施方式涉及的半导体晶片的制造工序进行表不的图。
[0015]图5A?图5C是对实施方式涉及的半导体晶片的制造工序进行表不的图。
[0016]图6A?图6C是对实施方式涉及的半导体晶片的制造工序进行表不的图。
[0017]图7A?图7C是对实施方式涉及的半导体晶片的制造工序进行表不的图。
[0018]图8A以及图SB是对实施方式涉及的切割线的第2标记开口部的形成例进行表示的图。
[0019]图9是实施方式涉及的半导体晶片的芯片区域的主要部分剖视图。
[0020]图1OA以及图1OB是对芯片区域的设备层的形成方法进行说明的主要部分剖视图。
[0021]图11是对实施方式涉及的电气特性测试的方法进行说明的模式图。
【具体实施方式】
[0022]根据本实施方式，提供一种半导体装置的制造方法，其特征在于，在多个芯片区域形成将半导体基板在厚度方向上贯通并到达集成电路的贯通孔，该多个芯片区域在上述半导体基板的一面侧形成有上述集成电路，在切割线形成第I标记开口部、和将上述半导体基板在厚度方向上贯通并配置于上述第I标记开口部的周边区域的第2标记开口部，该切割线在上述半导体基板中将上述芯片区域划分。接着，基于上述第2标记开口部的位置，检测上述第I标记开口部，基于上述第I标记开口部的位置，进行曝光位置的对位并进行光刻法，从而在上述半导体基板的背面形成抗蚀剂图案，该抗蚀剂图案具有在上述半导体基板的背面使包含上述贯通孔在内的区域露出的第I开口部。并且，在上述贯通孔埋入导电性材料，以及去除上述抗蚀剂图案。
[0023]下面，参照附图，详细地说明实施方式涉及的半导体装置的制造方法以及半导体集成电路晶片。另外，不通过该实施方式限定本发明。另外，在以下所示的附图中，为了容易理解，具有各部件的比例尺与实际不同的情况。在各附图间也同样。另外，即使是俯视图，也有为了容易观察附图而具有附加影线的情况。
[0024]图1是从背面侧观察实施方式涉及的半导体集成电路晶片I的俯视图。在半导体集成电路晶片I中，多个芯片区域2通过切割线3划分而形成为矩阵状。半导体集成电路晶片I沿着切割线3被切断，从而多个芯片区域2被单片化而成为半导体芯片(半导体装置)。
[0025]图2A?图2D是对实施方式涉及的半导体集成电路晶片I的构造进行表示的图。图2A是将半导体集成电路晶片I的背面放大后的主要部分放大图。图2B是半导体集成电路晶片I的芯片区域2的主要部分剖视图，是图2A的A — A剖视图。图2C是半导体集成电路晶片I的切割线3的主要部分剖视图，是图2A的B — B剖视图。图2D是将切割线3的剖面放大后的主要部分放大图。在此，在图2B?图2D中，表示使半导体集成电路晶片I的表面向下的状态。在下面，所谓半导体集成电路晶片I或者半导体基板11的表面，意味着设置有后述的电路层12的面。另外，所谓半导体集成电路晶片I或者半导体基板11的背面，意味着与半导体集成电路晶片I或者半导体基板11的表面相反一侧的面。
[0026]在半导体集成电路晶片I中，在半导体基板11的一方的面(表面)设置有电路层12，该电路层12形成有包含上部电极焊盘、电路元件在内的集成电路。电路层12也可以根据需要而断续地设置。
[0027]在半导体集成电路晶片I的背面的芯片区域2，设置有通孔21，该通孔21具有从半导体集成电路晶片I的背面突出并露出的凸块部分21a。通孔21设置成在厚度方向上贯通半导体基板11。通孔21是在对将芯片区域2单片化后的半导体芯片进行多级层叠的情况下、将下级的半导体芯片所具备的集成电路与上级的半导体芯片所具备的集成电路电连接的贯通电极(TSV: Through Silicon Via)。通孔21例如由镍形成。另外，凸块部分例如可以将铜与焊料层叠。
[0028]将切割线3的电路层12设为测试用电路层，该测试用电路层形成有作为TEG (TestElement Group，测试单元组)的测试用电路元件13。在TEG(测试用电路元件13)设置有多个独立的电路图案，该电路图案用于间接地检查在芯片区域2设置的集成电路的电气特性、在芯片区域形成的TSV(通孔21)的电气特性、半导体集成电路晶片I被多级层叠而成的雏菊链(daisy chain)连接的电气特性等的电气特性。
[0029]在半导体集成电路晶片I的背面的切割线3设置有开口部31和测试用通孔32，该测试用通孔32具有从半导体集成电路晶片I的背面突出并露出的凸块部分32a。开口部31如后所述，在半导体集成电路晶片I的制造中作为对准标记使用。
[0030]如图2C以及图2D所示，测试用通孔32是在厚度方向贯通半导体基板11并与测试用电路元件13连接的贯通电极(TSV)。测试用通孔32用于由测试用电路元件13进行的上述电气特性的检查。另外，测试用通孔32也用于在将半导体集成电路晶片I多级层叠而构成雏菊链连接时，将下级的半导体集成电路晶片I所具备的测试用电路元件13与上级的半导体集成电路晶片I所具备的测试用电路元件13电连接。测试用通孔32例如