1的背面侧。另外，阻挡金属层的图示省略。作为阻挡金属层是，例如通过溅蚀来形成氮化钛或者氮化镍的覆膜。另外，阻挡金属层只要是能够抑制向贯通孔23、贯通孔35、贯通孔36埋入的金属向半导体基板11侧扩散的材料即可，也可以由上述的材料以外的任意材料来形成。
[0049]之后，将抗蚀剂42涂覆于由阻挡金属层覆盖了背面侧的半导体基板11的背面侧。之后，进行曝光以及显影，将在厚度方向上贯通抗蚀剂42并到达半导体基板11的背面为止的例如圆形的开口部24形成于抗蚀剂42的芯片区域2(图6A，图6B)。此时，以在贯通孔23的半导体基板11背面侧的开口位置，形成与贯通孔23相比开口面积较大的开口部24的方式，对抗蚀剂42进行图案化。由此，形成抗蚀剂图案，该抗蚀剂图案具有在半导体基板11的平方向上使将贯通孔23内包(包含在内)的区域露出的开口部24。
[0050]另外，对于贯通孔36也相同地将在厚度方向上贯通抗蚀剂42并到达半导体基板11的背面为止的例如圆形的开口部37，与开口部24同时地形成于抗蚀剂42的切割线3 (图6A，图6C)。此时，以在贯通孔36的半导体基板11背面侧的开口位置，形成与贯通孔36相比开口面积较大的开口部37的方式，对抗蚀剂42进行图案化。由此，形成抗蚀剂图案，该抗蚀剂图案具有在半导体基板11的平方向上使将贯通孔36内包的区域露出的开口部37。另外，贯通孔35通过抗蚀剂42被埋入。
[0051]抗蚀剂42的曝光的对位使用第I标记开口部33来进行。抗蚀剂42的曝光的曝光位置(光掩模的位置)的对位，通过利用不使用红外线的一般的显微镜观察第I标记开口部33，而基于该第I标记开口部33的位置进行。如上所述，在各第I标记开口部33的周边区域形成有第2标记开口部34。因此，即使在不能直接检测到第I标记开口部33自身的情况下，也能够通过搜索检测出的第2标记开口部34的周边，以短时间容易地检测第I标记开口部33。
[0052]接着，通过向贯通孔23以及抗蚀剂42的开口部24的内部埋入导电性部件，从而将与集成电路连接的通孔21形成于芯片区域2。另外，通过向贯通孔36以及抗蚀剂42的开口部37的内部埋入导电性部件，从而将与测试用电路元件13连接的测试用通孔32，与通孔21的形成同时地形成于切割线3。导电性部件例如使用镍。上述的通孔例如通过溅蚀或者镀层而形成。另外，在上述的通孔中，在抗蚀剂42的开口部埋入的导电性部件成为凸块部分(图7A?图7C)。
[0053]之后，将抗蚀剂42以及抗蚀剂42下的阻挡金属层剥离，进而，剥离支撑基板15以及粘接层14。由此，形成如图2A?图2C所示的半导体集成电路晶片I。
[0054]电气特性测试的实施后，按照各芯片区域2进行切割而将半导体集成电路晶片I单片化。单片化后的半导体芯片在层叠后，通过树脂等被模制而成为产品。在此，芯片区域2的单片化是通过沿着切割线3将半导体集成电路晶片I切断来进行的。此时，切割线3的绝大部分消失。并且，开口部31以及测试用通孔32也消失。
[0055]接着，对芯片区域2的电路层12的构成例进行详细说明。图9是半导体集成电路晶片I的芯片区域2的主要部分剖视图。芯片区域2具备在半导体基板11的表面侧设置的集成电路16以及通孔21。作为半导体基板11例如使用硅晶片等。通孔21在厚度方向上贯通半导体基板11并与集成电路16连接。
[0056]集成电路16设置于在半导体基板11的表面形成的层间绝缘膜51的内部。层间绝缘膜51例如由氧化硅等的绝缘材料形成。集成电路16是例如包含NAND型的半导体存储器以及多层布线的LSI (Large Scale Integrat1n)。另外,在图9中，选择地例示出集成电路16的多层布线的部分。
[0057]另外，在集成电路16的表面，钝化膜61和保护膜62层叠。钝化膜61例如由氧化硅或者氮化硅形成。保护膜62例如由PET(聚对苯二甲酸乙二醇酯)或者聚酰亚胺等的树脂形成。
[0058]在保护膜62的表面的规定的位置，设置有上部电极焊盘64。上部电极焊盘64例如由金形成。上部电极焊盘64与集成电路16，通过在半导体基板11的厚度方向上贯通的上部电极63，将保护膜62、钝化膜61以及层间绝缘膜51的一部分电连接以及物理连接。上部电极63例如由镍形成。
[0059]在半导体基板11的背面，层叠地设置有例如氧化硅膜71、氮化硅膜72以及氧化硅膜73。通孔21设置为在厚度方向上贯通上述膜以及半导体基板11。在对将芯片区域2单片化后的半导体芯片进行多级层叠的情况下，通孔21的向半导体基板11的背面侧露出的端部成为用于与对置的半导体芯片的上部电极焊盘64取得导通的凸块部分21a。在通孔21的外周面与半导体基板11之间，以及通孔21的向半导体基板11的背面侧露出的端部(凸块部分21a)与氧化硅膜73之间设置有阻挡金属层74。
[0060]另外，在电路层12的切割线3，例如在图9，代替集成电路16而设置有测试用电路元件13，代替通孔21而设置有测试用通孔32。测试用通孔32的周边的构造以及测试用通孔32与测试用电路元件13的连接构造与上述的通孔21的情况相同。
[0061]测试用通孔32设置为在厚度方向上贯通半导体基板11。在将半导体集成电路晶片I多级层叠并通过测试用电路元件13进行雏菊链连接的电气特性的测试的情况下，测试用通孔32具有作为贯通电极(TSV)的功能，该贯通电极将下级的半导体集成电路晶片I所具备的测试用电路元件13与上级的半导体集成电路晶片I所具备的测试用电路元件13电连接。
[0062]接着，对电路层12的形成方法进行说明。图1OA以及图1OB是对芯片区域2的电路层12的形成方法进行说明的主要部分剖视图。首先，在半导体基板11的表面侧的成为芯片区域2的区域形成集成电路16(图10A)。例如，在形成集成电路16的多层布线的情况下，在半导体基板11的表面将氧化硅膜成膜，通过光刻法以及蚀刻在氧化硅膜形成用于形成接触部16a的凹部，在凹部内埋入多晶硅。之后，在多晶硅上形成镍层，经由加热工序成为镍硅化物，形成接触部16a。
[0063]另外，接触部16a的材料并不限定于镍硅化物，只要是在进行上述的半导体基板11的蚀刻时作为蚀刻停止层而发挥功能的材料即可，例如也可以是钨等的任意的金属或者任意的金属硅化物。
[0064]之后，依次反复进行将氧化硅膜成膜的工序、通过光刻法以及蚀刻对氧化硅膜进行图案化的工序、和将通过图案化形成的布线图案的凹部用阻挡金属层覆盖并埋入导电性部件的工序。
[0065]由此，在层间绝缘膜51的内部，形成与层间绝缘膜51的界面被阻挡金属层16e覆盖的第I布线层16b、第2布线层16c以及第3布线层16d。通过实施这样的工序，在芯片区域2形成集成电路16。另外，通过实施这样的工序，在切割线3的电路层12，以与集成电路16相同的工序同时地形成测试用电路元件13。
[0066]在此，第I布线层16b例如使用钨。第2布线层16c例如使用铜。第3布线层16d例如使用铝。另外，第I布线层16b、第2布线层16c以及第3布线层16d也可以使用上述的金属以外的导电性部件。
[0067]另外，阻挡金属层16e例如使用氮化钛或者氮化镍。另外，对于阻挡金属层16e，只要是能够抑制导电性部件从第I布线层16b、第2布线层16c以及第3布线层16d向层间绝缘膜51的扩散的材料即可，也可以使用上述的材料以外的任意的材料。
[0068]另外，在形成集成电路16的任意的定时，上述的多个对准标记Ila(未图示)形成于半导体基板11之中。之后，在层间绝缘膜51的上表面，形成例如使用了氧化硅或者氮化硅的钝化膜61。
[0069]接着，在钝化膜61的上表面，例如通过PET或者聚酰亚胺等的树脂形成保护膜62。之后，在芯片区域2以及切割线3以相同工序形成贯通孔。即，在芯片区域2，形成贯通保护膜62、钝化膜61以及层间绝缘膜51的一部分并到达集成电路16为止的贯通孔。另外，在切割线3，形成贯通保护膜62、钝化膜61以及层间绝缘膜51并到达测试用电路元件13为止的贯通孔。
[0070]接着，例如通过将镍埋入贯通孔，形成上部电极63。另外，对于上部电极63，只要是导电性部件即可，也可以使用镍以外的金属。
[0071]接着，在上部电极63的上部露出面上，使用例如金来形成上部电极焊盘64 (图10B)。另外，对于上部电极焊盘64，只要是导电性部件即可，也可以使用金以外的金属。通过以上的工序，得