半导体器件及其制造方法
【专利说明】
[0001] 相关申请的夺叉引用
[0002] 2014年3月20日提交的日本专利申请2014-059145号的公开，包括说明书、附图 和摘要，以引用的方式全部并入本文。
技术领域
[0003] 本发明涉及一种半导体器件及其制造技术，并且可以恰当地用于具有例如嵌入式 非易失性存储器的半导体器件及其制造方法。
【背景技术】
[0004] 例如，在日本特开2011-029631号公报（专利文件1)中，非易失性存储器被描述 为，通过将电子和空穴注入电荷存储膜中并且由此改变总电荷量，来执行对其的写入/擦 除操作。在非易失性存储器中，每个非易失性存储器单元（memorycell)的栅极电极由包 括非掺杂多晶硅层和金属材料电极层的双层膜形成。这使电荷从栅极电极的注入被高效地 执行。
[0005] [相关技术文件]
[0006] [专利文件]
[0007] [专利文件1]
[0008] 日本特开2011-029631号公报
【发明内容】
[0009] 在也具有存储器元件的半导体器件中，需要将其性能最大化。
[0010] 本发明的其他问题和新颖特征将通过本说明书的陈述和附图而变得显而易见。
[0011] 根据一个实施例，非易失性存储器单元包括选择栅极、经由第二栅极绝缘膜形成 在选择栅极的一个侧表面之上的第一存储器栅极、和经由第三栅极绝缘膜形成在第一存储 器栅极的一个侧表面之上的第二存储器栅极。选择栅极包括形成在半导体衬底的主表面之 上的第一栅极绝缘膜和形成在第一栅极绝缘膜之上的选择栅极电极。第一存储器栅极包括 形成在半导体衬底的主表面之上的第二栅极绝缘膜和形成在第二栅极绝缘膜之上的第一 存储器栅极电极。第二存储器栅极包括形成在半导体衬底的主表面之上的第三栅极绝缘膜 和形成在第三栅极绝缘膜之上的第二存储器栅极电极。通过将空穴从第一存储器栅极电极 注入到第二栅极绝缘膜中并且从第二存储器栅极电极注入到第三栅极绝缘膜中，从非易失 性存储器单元擦除在其中的数据。
[0012] 根据实施例，在具有嵌入式非易失性存储器单元的半导体器件中，可以实现改进 的擦除效率。
【附图说明】
[0013] 图1是根据实施例1的半导体器件的框图；
[0014] 图2是根据实施例1的MONOS型非易失性存储器的主要部分平面图；
[0015] 图3是根据实施例1的MONOS型非易失性存储器的等效电路图；
[0016] 图4是根据实施例1的MONOS型非易失性存储器单元的主要部分截面图（沿着在 图2中示出的线A-A'的主要部分截面图）；
[0017] 图5是根据实施例1的MONOS型非易失性存储器单元的主要部分截面图（沿着在 图2中示出的线B-B'的主要部分截面图）；
[0018] 图6是根据实施例1的MONOS型非易失性存储器单元的主要部分截面图（沿着在 图2中示出的线C-C'的主要部分截面图）；
[0019] 图7是根据实施例1的MONOS型非易失性存储器单元的主要部分截面图（沿着在 图2中示出的线D-D'的主要部分截面图）；
[0020] 图8A是示出了处于放大关系下的根据实施例1的MONOS型非易失性存储器单元 的每个选择栅极及其存储器栅极（第一和第二存储器栅极）的主要部分截面图，以及图8B 是图示了根据实施例1的MONOS型非易失性存储器单元的第一和第二存储器栅极的各自的 位置的示意图；
[0021] 图9A是示出了针对根据实施例1的MONOS型非易失性存储器单元的擦除操作的 示例的流程图，以及图9B是示出了针对根据实施例1的MONOS型非易失性存储器单元的写 入操作的示例的流程图；
[0022] 图10是示出了根据实施例1的MONOS型非易失性存储器单元的制造过程的示例 的流程图；
[0023] 图11是形成在存储器区域中的每个MONOS型非易失性存储器单元和形成在外围 电路区域中的每个n沟道MISFET的主要部分截面图，其示出了根据实施例1的半导体器件 的制造过程；
[0024] 图12是在半导体器件的制造过程中继图11之后，与图11所示部分相同的部分的 主要部分截面图；
[0025] 图13是在半导体器件的制造过程中继图12之后，与图11所示部分相同的部分的 主要部分截面图；
[0026] 图14是在半导体器件的制造过程中继图13之后，与图11所示部分相同的部分的 主要部分截面图；
[0027] 图15是在半导体器件的制造过程中继图14之后，与图11所示部分相同的部分的 主要部分截面图；
[0028] 图16是在半导体器件的制造过程中继图15之后与图11所示部分相同的部分的 主要部分截面图；
[0029] 图17是在半导体器件的制造过程中继图16之后，与图11所示部分相同的部分的 主要部分截面图；
[0030] 图18是在半导体器件的制造过程中继图17之后，与图11所示部分相同的部分的 主要部分截面图；
[0031] 图19是在半导体器件的制造过程中继图18之后，与图11所示部分相同的部分的 主要部分截面图；
[0032] 图20是在半导体器件的制造过程中继图19之后，与图11所示部分相同的部分的 主要部分截面图；
[0033] 图21是在半导体器件的制造过程中继图20之后，与图11所示部分相同的部分的 主要部分截面图；
[0034] 图22是在半导体器件的制造过程中继图21之后，与图11所示部分相同的部分的 主要部分截面图；
[0035] 图23是在半导体器件的制造过程中继图22之后，与图11所示部分相同的部分的 主要部分截面图；
[0036] 图24是在半导体器件的制造过程中继图23之后，与图11所示部分相同的部分的 主要部分截面图；
[0037] 图25是在半导体器件的制造过程中继图24之后，与图11所示部分相同的部分的 主要部分截面图；
[0038] 图26是在半导体器件的制造过程中继图25之后，与图11所示部分相同的部分的 主要部分截面图；
[0039] 图27是在半导体器件的制造过程中继图26之后，与图11所示部分相同的部分的 主要部分截面图；
[0040] 图28是在半导体器件的制造过程中继图27之后，与图11所示部分相同的部分的 主要部分截面图；
[0041] 图29是形成在存储器区域中的每个MONOS型非易失性存储器单元和形成在外围 区域中的每个n沟道MISFET的主要部分截面图，其示出了根据实施例1的修改例的半导体 器件；
[0042] 图30是图示了根据实施例1的MONOS型非易失性存储器单元的擦除特性的效果 的图表；
[0043] 图31是图示了根据实施例1的MONOS型非易失性存储器单元的擦除特性对其每 个存储器栅极电极的厚度的依赖性的图表；
[0044] 图32是根据实施例2的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线A-A'的主要部分截面图）；
[0045] 图33是根据实施例2的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线B-B'的主要部分截面图）；
[0046] 图34是根据实施例2的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线C-C'的主要部分截面图）；
[0047] 图35是根据实施例2的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线D-D'的主要部分截面图）；
[0048] 图36是根据实施例3的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线A-A'的主要部分截面图）；
[0049] 图37是根据实施例3的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线B-B'的主要部分截面图）；
[0050] 图38是根据实施例3的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线C-C'的主要部分截面图）；
[0051] 图39是根据实施例3的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线D-D'的主要部分截面图）；
[0052] 图40是根据实施例4的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线A-A'的主要部分截面图）；
[0053] 图41是根据实施例4的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线B-B'的主要部分截面图）；
[0054] 图42是根据实施例4的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线C-C'的主要部分截面图）；
[0055] 图43是根据实施例4的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线D-D'的主要部分截面图）；
[0056] 图44是图示了在针对根据实施例4的MONOS型非易失性存储器单元的擦除操作 期间电场在其上集中的部分的示意图；
[0057] 图45是根据实施例5的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线A-A'的主要部分截面图）；
[0058] 图46是根据实施例5的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线B-B'的主要部分截面图）；
[0059] 图47是根据实施例5的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线C-C'的主要部分截面图）；
[0060] 图48是根据实施例5的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线D-D'的主要部分截面图）；
[0061] 图49是形成在存储器区域中的每个MONOS型非易失性存储器单元和形成在外围 电路区域中的每个n沟道MISFET的主要部分截面图，其示出了根据实施例5的半导体器件 的制造过程；
[0062] 图50是在半导体器件的制造过程中继图49之后，与图49所示部分相同的部分的 主要部分截面图；
[0063] 图51是在半导体器件的制造过程中继图50之后，与图49所示部分相同的部分的 主要部分截面图；
[0064] 图52是在半导体器件的制造过程中继图51之后，与图49所示部分相同的部分的 主要部分截面图；
[0065] 图53是在半导体器件的制造过程中继图52之后，与图49所示部分相同的部分的 主要部分截面图；
[0066] 图54是在半导体器件的制造过程中继图53之后，与图49所示部分相同的部分的 主要部分截面图；
[0067] 图55是在半导体器件的制造过程中继图54之后，与图49所示部分相同的部分的 主要部分截面图；
[0068] 图56是在半导体器件的制造过程中继图55之后，与图49所示部分相同的部分的 主要部分截面图；
[0069] 图57是在半导体器件的制造过程中继图56之后，与图49所示部分相同的部分的 主要部分截面图；
[0070] 图58是在半导体器件的制造过程中继图57之后，与图49所示部分相同的部分的 主要部分截面图；
[0071] 图59是在半导体器件的制造过程中继图58之后，与图49所示部分相同的部分的 主要部分截面图；
[0072] 图60是在半导体器件的制造过程中继图59之后，与图49所示部分相同的部分的 主要部分截面图；
[0073] 图61是在半导体器件的制造过程中继图60之后，与图49所示部分相同的部分的 主要部分截面图；
[0074] 图62是在半导体器件的制造过程中继图61之后，与图49所示部分相同的部分的 主要部分截面图；
[0075] 图63是在半导体器件的制造过程中继图62之后，与图49所示部分相同的部分的 主要部分截面图；
[0076] 图64是在半导体器件的制造过程中继图63之后，与图49所示部分相同的部分的 主要部分截面图；
[0077] 图65是在半导体器件的制造过程中继图64之后，与图49所示部分相同的部分的 主要部分截面图；
[0078] 图66是在半导体器件的制造过程中继图65之后，与图49所示部分相同的部分的 主要部分截面图；
[0079] 图67是根据实施例6的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线A-A'的主要部分截面图）；
[0080] 图68是根据实施例6的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线B-B'的主要部分截面图）；
[0081] 图69是根据实施例6的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线C-C'的主要部分截面图）；
[0082] 图70是根据实施例6的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线D-D'的主要部分截面图）；
[0083] 图71是形成在存储器区域中的每个MONOS型非易失性存储器单元和形成在外围 电路区域中的每个n沟道MISFET的主要部分截面图，其示出了根据实施例6的半导体器件 的制造过程；
[0084] 图72是在半导体器件的制造过程中继图71之后，与图71所示部分相同的部分的 主要部分截面图；
[0085] 图73是在半导体器件的制造过程中继图72之后，与图71所示部分相同的部分的 主要部分截面图；
[0086] 图74是根据实施例7的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线A-A'的主要部分截面图）；
[0087] 图75是根据实施例7的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线B-B'的主要部分截面图）；
[0088] 图76是根据实施例7的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线C-C'的主要部分截面图）；
[0089] 图77是根据实施例7的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图2中示出的线D-D'的主要部分截面图）；
[0090] 图78是根据实施例8的MONOS非易失性存储器的主要部分平面图；
[0091] 图79是根据实施例8的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图78中示出的线A-A'的主要部分截面图）；
[0092] 图80是根据实施例8的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图78中示出的线B-B'的主要部分截面图）；
[0093] 图81是根据实施例8的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图78中示出的线C-C'的主要部分截面图）；
[0094] 图82是根据实施例8的MONOS型非易失性存储器单元的主要部分截面图（沿着 在图78中示出的线D-D'的主要部分截面图）；
[0095] 图83是图示了在针对根据实施例8的非易失性存储器单元的多值存储操作期间 注入到第一和第二存储器栅极中的电荷的示意图；
[0096] 图84是示出了在根据实施例8的非易失性存储器单元中的每个数据项中的沟道 电流与存储器栅极电压之间的关系的图表；
[0097] 图85是示出了在根据实施例8的半导体器件的制造过程中用于非易失性存储器 单元的每个存储器栅极电极的供电部的一个示例的主要部分平面图；以及
[0098] 图86是示出了在根据实施例8的半导体器件的制造过程中用于非易失性存储器 单元的每个存储器栅极电极的供电部的一个示例的主要部分平面图。
【具体实施方式】
[0099] 在以下各个实施例中，若出于方便起见必要，将通过将实施例分成多个部分或者 实施例来对每个实施例进行描述。然而，这些部分或者实施例并不是互无关系的，除非另有 明确说明，并且这些部分或者实施例中一个部分或者实施例是另外的部分或者实施例的一 部分或者整体的修改例、细节、补充说明等。
[0100] 而且，在以下各个实施例中，当提及元件的数目等（包括数目、数值、数量、范围 等）时，该数目不限于特定数目，除非是在特别指出的情况下或者在从原理上明确限于特 定数目的情况下。元件的数目等可以小于或者大于该特定数目。
[0101] 而且，在以下各个实施例中，不言自明的，其构成部件（还包括元件、步骤等）并不 一定是不可缺少的，除非是在特别指出的情况下或者在从原理上明确考虑为必不可少的情 况下。
[0102] 还要了解，当用语"由A组成"、"包括A"、"具有A"、或者"包含A"用于部件A时， 并不排除除了部件A之外的部件，除非特别明确示出部件A为唯一一个部件。相似地，如果 在以下各个实施例中提及部件等的形状、位置关系等，应该也假设包括基本与之接近或者 类似的形状、位置关系等，除非是在另有特别指出的情况下或者在从理论上显然明确不成 立的情况下。这也应该适用于前述数值和范围。
[0103] 在以下各个实施例中，代表场效应晶体管的MISFET(金属绝缘体半导体场效应晶 体管）简称为MIS晶体管，n沟道MISFET简称为nMIS晶体管，并且p沟道MISFET简称为 PMIS晶体管。当提及氮化硅时，其自然包括Si3N4，但是不限于此。假定氮化硅不仅包括 Si3N4，而且还包括由具有相似成份的硅的氮化物制成的绝缘膜。当提及晶片时，其主要指 Si(硅）单晶晶片，但是不限于此。假定晶片不仅指Si单晶晶片，而且还指SOI(绝缘体上 硅）晶片、用于在其之上形成集成电路的绝缘膜衬底等。还假定晶片的形状不仅包括圆形 或者近圆形，而且还包括正方形、矩形等。
[0104] 而且，在以下各个实施例中，非易失性存储器简称为存储器，并且非易失性存储器 单元简称为存储器单元。非易失性存储器单元具有包括选择栅极和存储器栅极的栅极、源 极、和漏极。在以下各个实施例中，出于方便起见，漏极被限定为形成在半导体衬底的定位 更靠近选择栅极的部分中的半导体区域（扩散层），并且源极被限定为形成在半导体衬底 的定位更靠近存储器栅极的部分中的半导体区域（扩散层）。相应地，源极和漏极也可以反 过来分别被限定为形成在半导体衬底的定位更靠近选择栅极的部分中的半导体区域（扩 散层）和形成在半导体衬底的定位更靠近存储器栅极的部分中的半导体区域（扩散层）。
[0105] 在各个实施例中用到的附图中，即使在平面图中也可能绘制影线以便于改进图示 的清晰度。注意，在用于图示各个实施例的所有附图中，相同的附图标记表示具有相同功能 的构件，并且省略了重复的说明。在下文中将基于附图对本发明的各个实施例进行详细描