〈存储器单元的的基本操作〉
[0151] 下面将给出以下操作的说明：⑴读出操作；(2)擦除操作；以及（3)写入操作，它 们是存储器单元的三种基本操作。使用代表性名称称呼这三种操作。例如，擦除操作和写 入操作的名称也可以彼此互换。虽然在本文中将给出对nMIS晶体管类型的存储器单元的 说明，但是原理上，这也适用于PMIS晶体管类型的存储器单元。通过使用在上文中被描述 为nMIS晶体管类型的存储器单元的一个示例的存储器单元MC1，对其基本操作进行描述。
[0152] (1)读出操作
[0153] 通过向定位更靠近选择栅极电极CGE的扩散层施加例如1. 35V的电压、并且向选 择栅极CGE施加例如1. 35V的电压，使在选择栅极电极CGE之下的沟道进入导通状态。此 处，向第一和第二存储器栅极电极MGE1和MGE2中的每一个施加合适的电位，该合适的电 位使得在写入状态下获得的存储器nMIS晶体管的阈值电压与在擦除状态下获得的存储器 nMIS晶体管的阈值电压之差（S卩，在写入状态下的阈值电压与在擦除状态下的阈值电压之 间的中间电位）得以确定。这使得所保持的电荷信息能够作为电流被读出。当在写入状态 下的阈值电压与在擦除状态下的阈值电压之间的中间电位此处设置为0V时，待施加至第 一和第二存储器栅极电极MGE1和MGE2中的每一个的电位在供电电路中不需要升高，这适 合高速的读出操作。
[0154] (2)擦除操作
[0155] 向第一和第二存储器栅极电极MGE1和MGE2中的每一个施加例如12V的电压。向 选择栅极电极CGE施加例如0V的电压。向定位更靠近第二存储器栅极电极MGE2的每个扩 散层和定位更靠近选择栅极电极CGE的扩散层施加例如0V的电压。然而，也可以使定位更 靠近选择栅极电极CGE的扩散层进入电开路状态（electricallyopenstate)。而且，向选 择栅极电极CGE施加例如IV的电压。结果，空穴从第一存储器栅极电极MGE1注入到电荷 存储膜IL2b中，并且从第二存储器栅极电极MGE2注入到电荷存储膜IL3b中，从而使得数 据被擦除。
[0156]当数据实际被擦除时，如图9A所示，施加擦除脉冲，以将空穴注入到电荷存储膜 IL2b和IL3b中，从而擦除数据。然后，通过校验过程，校验存储器单元MCI是否已经达到期 望的阈值电压。当尚未达到期望的阈值电压时，再次施加擦除脉冲。重复执行上述该序列。
[0157] 在典型的擦除操作中施加的电压如上文所示，但是在校验过程之后的电压施加期 间的擦除条件不一定需要与在第一次电压施加期间的擦除条件相同。在表1中示出了在该 情况下的擦除条件的示例。
[0158]表1
[0159]
[0160] 在擦除操作中施加的电压的另一示例中，如表2所示，也可以向衬底（p阱PW)、定 位更靠近选择栅极电极CGE的扩散层、和定位更靠近第二存储器栅极电极MGE2的扩散层施 加负的电压。在这种情况下，在第一和第二存储器栅极电极MGE1和MGE2中的每一个与衬 底（P阱PW)之间的电位差，大于在第一和第二存储器栅极电极MGE1和MGE2中的每一个与 选择栅极电极CGE之间的电位差。因此，空穴被注入到在第一和第二存储器栅极电极MGE1 和MGE2中的每一个与衬底（p阱PW)之间的电荷存储膜中。这实现了如下效果：能够有效 地消除在写入操作期间的被注入到在第一存储器栅极电极MGE1与衬底（p阱PW)之间的电 荷存储膜IL2b中的以及被注入到在第二存储器栅极电极MGE2与衬底（p阱PW)之间的电 荷存储膜IL3b中的电子。
[0161]表2
[0162]
[0163] (3)写入操作
[0164] 向第一和第二存储器栅极电极MGE1和MGE2中的每一个施加例如10. 5V的电压， 并且向选择栅极电极CGE施加例如0. 9V的电压。此外，向定位更靠近第二存储器栅极电极 MGE2的扩散层施加例如4. 6V的电压，并且向定位更靠近选择栅极电极CGE的扩散层施加低 于施加至定位更靠近第二存储器栅极电极MGE2的扩散层的电压的电压，例如0. 3V。结果， 电荷（电子）被集中地注入到第一存储器栅极电极MGE1的定位更靠近选择栅极电极CGE 的端部中，并且被集中地注入到第二存储器栅极电极MGE2的定位更靠近第一存储器栅极 电极MGE1的端部中。该注入方法称为SSI(源极侧注入）注入方法。
[0165] 当实际执行数据写入操作时，如图9B所示，施加用于SSI注入方法的电压脉冲 (SSI脉冲），以将电子注入到电荷存储膜IL2b和IL3b中，以执行数据写入操作。然后，通 过校验过程，校验存储器单元MCI是否已经达到期望的阈值电压。当尚未达到期望的阈值 电压时，再次施加SSI脉冲。上述的这样的序列重复执行。
[0166] 在典型的写入操作中施加的电压如上文所示，但是按照与在校验过程之后的数据 擦除操作相同的方式，在校验过程之后的电压施加期间的写入条件不一定需要与在第一次 电压施加期间的写入条件相同。在表3中示出了在该情况下的写入条件的示例。
[0167]表3
[0168]
[0169] 在写入操作中施加的电压的另一示例中，如表4所示，也可以向衬底（p阱PW)施 加负的电压。在这种情况下，可以增加在扩散层与衬底（P阱PW)之间的电位差、在第一存 储器栅极电极MGE1与衬底（p阱PW)之间的电位差、和在第二存储器栅极电极MGE2与衬底 (P阱PW)之间的电位差。这使得写入速度能够提高。
[0170]表 4
[0171]
[0172] 〈制造半导体器件的方法〉
[0173] 将使用按照过程步骤的顺序图10至图28对制造根据实施例1的半导体器件的方 法进行描述。此处，举例而言，将对制造形成在存储器区域中的每个存储器单元和形成在外 围电路区域中的每个nMIS晶体管的方法进行描述。图10是示出了存储器单元的制造过程 的一个示例的流程图。图11至图28是在半导体器件的制造过程期间形成在存储器区域中 的存储器单元和形成在外围电路区域中的nMIS晶体管的主要部分截面图。
[0174] 如图11所示，在半导体衬底的主表面（其是由半导体制成的薄板，具有大体上圆 形的二维形状，并且在该阶段称为半导体晶片）中，形成有例如沟槽型隔离部STI、布置为 被隔离部STI围绕的有源区等。即，在隔离沟槽形成在半导体衬底SUB的预定部分中之 后，将由例如二氧化硅等制成的绝缘膜沉积在半导体衬底SUB的主表面之上。然后，通过 CMP(化学机械抛光）方法等对绝缘膜进行抛光，从而使得绝缘膜仅留在隔离沟槽中、嵌入 隔离沟槽中。由此，形成隔离部STI。
[0175] 接下来，如图12所示，将p型杂质选择性地离子注入到半导体衬底SUB中以形成 P阱PW。此处，也可以将用于形成沟道的预定杂质，离子注入在存储器区域中的半导体衬 底SUB中；并且将用于形成沟道的预定杂质，离子注入在外围电路区域中的半导体衬底SUB 中，虽然省略了对其的描绘。
[0176] 接下来，如图13所示，在通过湿法蚀刻方法对半导体衬底SUB的主表面进行蚀刻 之后，通过热氧化方法在半导体衬底SUB的主表面中形成二氧化硅膜SI1。二氧化硅膜SI1 具有例如大约2nm的厚度。随后，在二氧化硅膜SI1之上，沉积多晶硅膜PS4。多晶硅膜PS4 具有例如大约120nm的厚度。
[0177] 接下来，如图14所示，通过光刻方法和干法蚀刻方法，在随后的步骤中，从待形成 存储器栅极MG的区域去除多晶硅膜PS4和二氧化硅膜SI1。由此，形成各自由多晶硅膜PS4 制成的虚设（dummy)图案。
[0178] 接下来，如图15所示，在半导体衬底SUB的主表面之上，依次地形成由例如二氧化 硅制成的绝缘膜IL2a、由例如氮化硅制成的用于充当具有陷阱能级的绝缘膜的电荷存储膜 IL2b、和由例如氮氧化硅制成的绝缘膜IL2c，以形成第二绝缘膜IL2。通过例如热氧化方法 形成绝缘膜IL2a。通过例如CVD(化学汽相沉积）方法形成电荷存储膜IL2b。通过例如 CVD方法形成绝缘膜IL2c。绝缘膜IL2a具有例如大约4nm的厚度。绝缘膜IL2b具有例如 大约6nm的厚度。绝缘膜IL2c具有例如大约8nm的厚度。
[0179] 也可以将具有比氮化硅膜的介电常数更高的介电常数的高介电常数膜，诸如例如 氧化铝（铝氧化物）膜、氧化铪膜、或者氧化钽膜，用作电荷存储膜IL2b。为了改进在随后 的步骤中将形成的存储器栅极MG的可处理性，也可以设置形成有具有与存储器单元MCI的 形状相同形状的虚设图案的区域。
[0180] 随后，在半导体衬底SUB的主表面之上，沉积多晶硅膜PS2。多晶硅膜PS2通过CVD 方法形成，并且具有例如大约40nm的厚度。
[0181] 接下来，如图16所示，通过各向异性干法蚀刻方法对多晶硅膜PS2进行处理。由 此，在存储器区域中，其中每个都由多晶硅膜PS2制成并且具有侧壁形状的第一存储器栅 极电极MGE1，经由第二绝缘膜IL2，形成在其中每个都由多晶硅膜PS4制成的虚设图案的侧 表面之上。在形成第一存储器栅极电极MGE1的同时，去除暴露出来的第二绝缘膜IL2,并且 在其深度方向上去除暴露在相邻的第一存储器栅极电极MGE1之间的半导体衬底SUB，以在 半导体衬底SUB的主表面中形成沟槽部。
[0182] 为了去除蚀刻损坏，理想的是在深度方向上去除超过10nm或者更大的深度的半 导体衬底SUB。然而，在沟槽中，在随后的步骤中，形成第二存储器栅极电极MGE2。为了防 止在擦除操作期间从第二存储器栅极电极MGE2注入到第三绝缘膜IL3的电荷存储膜IL3b 中的空穴的数量的减少，并且防止擦除操作速度的降低，如上文的使用图8B已经描述的， 理想的是去除超过浅于28nm的深度（第二绝缘膜IL2的厚度（4nm+6nm+8nm)+10nm)的半 导体衬底SUB。因此，理想的是在深度方向上去除超过例如大约10nm至28nm的深度的半导 体衬底SUB。
[0183] 在第一存储器栅极电极MGE1与其中每个都由多晶硅膜PS4制成的虚设图案之间， 形成第二绝缘膜IL2,在其中每个第二绝缘膜IL2中按照与由多晶硅膜PS4制成的虚设图案 的距离增加的顺序，依次地堆叠绝缘膜IL2a、电荷存储膜IL2b和绝缘膜IL2c。另一方面， 在半导体衬底SUB与第一存储器栅极电极MGE1之间，形成在其中每个中按照与半导体衬底 SUB的距离增加的顺序依次地堆叠绝缘膜IL2a、电荷存储膜IL2b和绝缘膜IL2c的第二绝 缘膜IL2。
[0184] 接下来，如图17所示，按照与在上文的使用图15和图16描述的制造步骤中相同 的方式，在第一存储器栅极电极MGE1的各自的侧表面之上形成第二存储器栅极电极MGE2。 在第一和第二存储器栅极电极MGE1和MGE2之间，形成在其中每个中按照与第一存储器栅 极MG1的距离增加的顺序依次地堆叠绝缘膜IL3a、电荷存储膜IL3b和绝缘膜IL3c的第三 绝缘膜IL3。另一方面，在半导体衬底SUB与第二存储器栅极电极MGE2之间，形成在其中 每个中按照与半导体衬底SUB的距离增加的顺序依次地堆叠绝缘膜IL3a、电荷存储膜IL3b 和绝缘膜IL3c的第三绝缘膜IL3。
[0185] 接下来，如图18所示，将n型杂质，例如砷，离子注入到介于在存储器区域中的相 邻的第二存储器栅极电极MGE2之间的半导体衬底SUB中，以形成较低浓度的rT型半导体 区域。随后，在半导体衬底SUB的主表面之上，沉积绝缘膜，并且通过各向异性干法蚀刻方 法对绝缘膜进行处理。由此，在存储器区域中，在第二存储器栅极电极MGE2的各自的侧表 面之上形成侧壁SW1。随后，将n型杂质，例如砷，离子注入到介于在存储器区域中的相邻的 第二存储器栅极电极MGE2之间的半导体衬底SUB中，以形成较高浓度的n+型半导体区域， 由此形成包括较低浓度的rT型半导体区域和较高浓度的n+型半导体区域的源极区域SRE。
[0186] 随后，在半导体衬底SUB的主表面之上，形成二氧化硅膜SI2。此处，在随后的步骤 中，通过湿法蚀刻方法去除二氧化硅膜SI2。因此，作为二氧化硅膜SI2,优选的是例如具有 高湿法蚀刻速率的SOG(旋涂玻璃）膜等。
[0187] 接下来，如图19所示，通过CMP方法执行在多晶硅膜PS4处结束的抛光，以去除在 多晶硅膜PS4之上的二氧化硅膜SI2。
[0188] 接下来，如图20所示，通过干法蚀刻方法和湿法蚀刻方法，去除多晶硅膜PS4和二 氧化硅膜SI1。随后，在半导体衬底SUB的暴露在存储器区域和外围电路区域中的主表面之 上，通过热氧化方法形成由例如二氧化硅制成的绝缘膜ILla。绝缘膜ILla具有例如大约 lnm的厚度。随后，在半导体衬底SUB的主表面之上，形成由例如氧化铪制成的高介电常数 膜ILlb，以形成包括绝缘膜ILla和高介电常数膜ILlb的第一绝缘膜IL1。高介电常数膜 ILlb具有例如大约5nm的厚度。随后，在第一绝缘膜IL1之上，形成由例如氮化钛制成的金 属膜MT。金属膜MT用作防止在高介电常数膜ILlb与选择栅极电极CGE之间的反应的阻 挡膜。金属膜MT具有例如大约10nm的厚度。随后，在金属膜MT之上，沉积多晶硅膜PS1。 多晶硅膜PS1具有例如大约lOOnm的厚度。
[0189] 接下来，如图21所示，通过CMP方法对多晶硅膜PS1、金属膜MT、第一、第二和第三 绝缘膜IL1、IL2和IL3、二氧化硅膜SI2、以及第一和第二存储器栅极电极MGE1和MGE2进 行抛光，以具有平面化的顶表面。从半导体衬底SUB的主表面到每个顶表面的高度为例如 大约80nm。
[0190] 接下来，如图22所示，在半导体衬底SUB的主表面之上，沉积氮化硅膜SN1。
[0191] 接下来，如图23所示，从除了形成有nMIS晶体管的栅极电极的外围电路区域所在 范围之外的区域去除氮化硅膜SN1。随后，通过光刻方法和干法蚀刻方法，对多晶硅膜PS1、 金属膜MT和第一绝缘膜IL1进行处理。由此，在存储器区域中，形成其中每个都由多晶硅 膜PS1制成的选择栅极电极CGE。在选择栅极电极CGE中的每一个与第一存储器栅极电极 MGE1之间，按照与第一存储器栅极电极MGE1的距离增加的顺序，形成：第二绝缘膜IL2、形 成第一绝缘膜IL1的高介电常数膜ILlb、和金属膜MT。在半导体衬底SUB与每个选择栅极 电极CGE之间，按照与半导体衬底SUB的距离增加的顺序，形成第一绝缘膜IL1和金属膜 MT。另一方面，在外围电路区域中，形成用于由多晶硅膜PS1制成的nMIS晶体管的虚设栅 极电极DNG。
[0192] 随后，将n型杂质，例如砷，离子注入到介于在存储器区域中的相邻的选择栅极电 极CGE之间的半导体衬底SUB中，并且离子注入到在外围电路区域中的半导体衬底SUB中， 以形成较低浓度的rT型半导体区域。随后，在半导体衬底SUB的主表面之上，沉积绝缘膜， 并且通过各向异性干法蚀刻方法对绝缘膜进行处理。由此，在存储器区域中，侧壁SW2形成 在选择栅极电极CGE的定位与第一和第二存储器栅极电极MGE1和MGE2相反的相应侧表面 之上；而在外围电路区域中，侧壁SW2形成在虚设栅极电极DNG的两个侧表面之上。
[0193] 随后，将n型杂质，例如砷，离子注入到介于在存储器区域中的相邻的选择栅极电 极CGE之间的半导体衬底SUB中，并且离子注入到在外围电路区域中的半导体衬底SUB中， 以形成较高浓度的n+型半导体区域。由此，在存储器区域中，形成其中每个都包括较低浓 度的rT型半导体区域和较高浓度的n+型半导体区域的漏极区域DRE，而在外围电路区域中 形成其中每个都包括较低浓度的rT型半导体区域和较高浓度的n+型半导体区域的nMIS晶 体管的源极/漏极区域SD。
[0194] 接下来，如图24所示，通过湿法蚀刻方法去除二氧化硅膜SI2。由此，在存储器区 域中，使第一和第二存储器栅极电极MGE1和MGE2、选择栅极电极、源极区域SRE和漏极区 域DRE的各自的上表面暴露出来，而在外围电路区域中，使源极/漏极区域的上表面暴露出 来。
[0195] 随后，通过硅化物（自对准硅化物）工艺，在存储器区域中的第一和第二存储器栅 极电极MGE1和MGE2、选择栅极电极CGE、源极区域SRE和漏极区域DRE的各自的上表面中 形成硅化物膜SL，而在外围电路区域中的源极/漏极SD的上表面中形成硅化物膜SL。对 于硅化物膜SL，使用例如硅化镍、硅化钴等。
[0196] 通过形成硅化物膜SL，可以减小在硅化物膜SL中的每一个与形成在该硅化物膜 SL之上的塞等之间的耦合电阻。在存储器单元区域中，可以减小第一和第二存储器栅极电 极MGE1和MGE2、选择栅极电极CGE、源极区域SRE和漏极区域DRE的各自的电阻。在外围 电路区域中，可以减小nMIS晶体管的源极/漏极区域SD的电阻。
[0197] 通过至此已经描述的制造步骤，在存储器区域中，如例如上述图4所示，形成在其 中每个中堆叠有由第一绝缘膜IL1制成的第一栅极绝缘膜GI1、选择栅极电极CGE、和硅化 物膜SL的选择栅极CG。而且，形成在其中每个中堆叠有由第二绝缘膜IL2制成的第二栅 极绝缘膜GI2、第一存储器栅极电极MGE1、和硅化物膜SL的第一存储器栅极MG1，并且形成 在其中每个中堆叠有由第三绝缘膜IL3制成的第三栅极绝缘膜GI3、第二存储器栅极电极 MGE2、和硅化物膜SL的第二存储器栅极MGE2。由此，形成其中每个都包括第一和第二存储 器栅极MG1和MG2的存储器栅极MG。而且，形成其中堆叠有源极区域SRE和硅化物膜SL的 源极SR，并且形成其中堆叠有漏极区域DRE和硅化物膜SL的漏极DR。
[0198] 这样，在存储器区域中，如例如上述图4所示，大体上完成了包括存储器栅极MGE、 选择栅极CG、源极SR和漏极DR的存储器单元MCI。
[0199] 接下来，如图25所示，在半导体衬底SUB的主表面之上，通过CVD方法沉积二氧化 硅膜ILa。然后，通过例如CMP方法执行止于氮化硅膜SN1的抛光，以平面化二氧化硅膜ILa 的顶表面。
[0200] 然后，如图26所示，通过湿法蚀刻方法去除氮化硅膜SN1。随后，去除在外围电路 区域中的虚设栅极电极DNG。
[0201] 随后，在半导体衬底SUB的主表面之上，依次地沉积金属电极膜NGa和铝膜NGb。 金属电极膜NGa是多层膜，其中按照与半导体衬底SUB的主表面的距离增加的顺序依次地 形成有例如氮化钽、钛和铝。金属电极膜NGa具有例如大约20nm的厚度。此处，已经给出 制造作为形成在外围电路区域中的半导体元件的nMIS晶体管的方法的说明。然而，在制造 PMIS晶体管的情况下，使用按照与半导体衬底SUB的主表面的距离增加的顺序依次地形成 有例如氮化钽、氮化钛和氮化钽的多层膜。
[0202] 接下来，