晶片封装体及其制造方法
【技术领域】
[0001]本发明有关于一种晶片封装技术，特别为有关于一种晶片封装体及其制造方法。
【背景技术】
[0002]一般而言，晶片封装体的制作过程包括将晶圆贴附于胶带上，且通过切割制程将晶圆分离成多个晶片，接着将晶片与胶带分离，以进行后续制程。
[0003]然而，在传统制程中，多次切割制程会造成切割刀的刀口磨损，使得切割出的晶片的边缘侧壁邻近于胶带处易有残留部分，而在晶片的边缘侧壁形成突出部。在后续制程及使用晶片封装体的过程中，上述突出部造成晶片的边缘侧壁易产生破裂，进而降低晶片封装体的可靠度或品质。
[0004]因此，有必要寻求一种新颖的晶片封装体及其制造方法，其能够解决或改善上述的问题。
【发明内容】
[0005]本发明提供一种晶片封装体的制造方法，包括:提供一第一基底及一第二基底；通过一粘着层将第一基底贴附于第二基底上；以及形成多个第一开口，多个第一开口穿过第一基底及粘着层，且将第一基底及粘着层分离为多个部分。
[0006]本发明还提供一种晶片封装体，包括:一第一基底，第一基底内具有一导电垫；以及一粘着层，位于第一基底上，其中一阶梯状侧壁位于该导电垫外侧，且阶梯状侧壁的一部分与第一基底的一侧壁共平面。
[0007]本发明可避免晶片的边缘侧壁形成突出部而造成破裂，因此可提升晶片封装体的可靠度。
【附图说明】
[0008]图1A至ID是绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
[0009]图2至4是绘示出根据本发明各种实施例的晶片封装体的剖面示意图。
[0010]图5A至是绘示出根据本发明另一实施例的晶片封装体的制造方法的剖面示意图。
[0011]图6A至6E是绘示出根据本发明又另一实施例的晶片封装体的制造方法的剖面示意图。
[0012]图7是绘示出根据本发明其他实施例的晶片封装体的剖面示意图。
[0013]其中，附图中符号的简单说明如下:
[0014]100 第一基底；
[0015]120、320 导电垫；
[0016]140 粘着层；
[0017]160 第二基底；
[0018]180 缺口；
[0019]200 第一开口 ；
[0020]210 顶针；
[0021]220 第二开口 ；
[0022]220a 上部；
[0023]220b 下部；
[0024]240 第三开口 ；
[0025]260 晶片；
[0026]300 电路板；
[0027]340重布线层；
[0028]360 焊线；
[0029]L切割道。
【具体实施方式】
[0030]以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
[0031]本发明一实施例的晶片封装体可用以封装微机电系统晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analog circuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(optoelectronic devices)、微机电系统(Micro Electro Mechanical System，MEMS)、生物辨识元件(b1metric device)、微流体系统(micro fluidic systems)、或利用热、光线、电容及压力等物理量变化来测量的物理感测器(Physical Sensor)。特别是可选择使用晶圆级封装(wafer scale package，WSP)制程对影像感测元件、发光二极管(light-emittingd1des，LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、指纹辨识器(fingerprint recognit1n device)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)或喷墨头(ink printer heads)等半导体晶片进行封装。
[0032]其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(mult1-layerintegrated circuit devices)的晶片封装体。
[0033]以下配合图1A至ID说明本发明一实施例的晶片封装体的制造方法，其中图1A至ID绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
[0034]请参照图1A，提供一第一基底100。在一实施例中，第一基底100可为一硅基底或其他半导体基底。在另一实施例中，第一基底100为一硅晶圆，以利于进行晶圆级封装制程。以下第一基底100以硅晶圆作为范例说明。
[0035]在本实施例中，第一基底100内具有多个导电垫，对应设置于第一基底100的各个晶片区(未绘示)中，其可邻近于第一基底100的上表面。为简化图式，此处仅绘示出位于第一基底100的单一晶片区中的两个导电垫120。
[0036]在一实施例中，导电垫120可为单层导电层或具有多层的导电层结构。此处，仅以单层导电层作为范例说明。
[0037]在本实施例中，第一基底100可具有感测装置(未绘示)位于其上表面上。在一实施例中，上述感测装置可通过内连线结构(未绘示)而与导电垫120电性连接，且可包括环境感测元件(例如，温度感测元件、湿度感测元件或压力感测元件)、生物特征感测元件(例如，指纹辨识元件)、影像感测元件或其他适合的感测元件。
[0038]可通过一粘着层140将第一基底100贴附于一第二基底160上。在本实施例中，粘着层140可包括胶带(tape)、粘晶层(die attach film, DAF)或其他适合的粘着材料。再者，粘着层140的厚度可为5至20 μ m的范围。在本实施例中，第二基底160作为暂时性的承载基底/晶圆，且可包括硅、玻璃或其他适合的支撑结构。再者，第二基底160的厚度可大于100 μ m。
[0039]请参照图1B，可通过切割制程，形成第一开口 200，其穿过第一基底100及粘着层140，且将第一基底100及粘着层140分离为多个部分。举例来说，可利用第二基底160作为支撑，且沿着用以定义第一基底100的晶片区的切割道L切割第一基底100及粘着层140，以形成第一开口 200。在一实施例中，第一开口 200延伸至第二基底16