半导体器件及其制造方法
【技术领域】
[0001] 本发明实施例是有关于一种半导体器件及其制造方法，更特别的是有关于一种横 向扩散金属氧化物半导体器件及其制造方法。
【背景技术】
[0002] 横向扩散金属氧化物半导体（laterally diffused metal oxide semiconductor, LDMOS)器件是一种典型的高压器件，其可与互补式金属氧化物半导体的制 造工艺整合，借以在单一芯片上制造控制、逻辑以及电源开关。LDMOS器件在操作时必须具 有高击穿电压（breakdown voltage)以及低的开启电阻（on-state resistance,Ron)。具 有高击穿电压以及低的开启电阻的LDMOS器件在高压应用时具有较低的功率损耗。此外， 较低的开启电阻则可以使得晶体管在饱和状态时具有较高的漏极电流借以增加器件的操 作速度。然而，目前的LDMOS晶体管的开启电阻无法进一步下降，以获得更佳的器件特性。 故，此领域极需一种具有高击穿电压及/或低开启电阻的LDMOS晶体管，以提升LDMOS晶体 管的器件特性。
【发明内容】
[0003] 本发明实施例提供一种具有高击穿电压及/或低导通电阻的半导体器件及其制 作方法。
[0004] 本发明实施例提出一种半导体器件的制造方法。首先，提供基底，基底包括第一 区、第二区与第三区，其中第二区位于第一区与第三区之间。接着，在基底上形成隔离结构， 隔离结构至少位于第一区与第二区上。之后，进行移除步骤，以移除第一区上的隔离结构， 形成第一开口，裸露出基底的顶面。继而，于基底上形成栅极结构，栅极结构覆盖部分第一 区的基底以及第二区的部分隔离结构。接着，于栅极结构的一侧的第一区的基底中形成具 有第一导电型的第一掺杂区，以及于第三区的基底中形成具有第一导电型的第二掺杂区。
[0005] 本发明实施例提出一种半导体器件，包括基底、隔离结构、栅极结构、第一掺杂区 与第二掺杂区。基底包括第一区、第二区与第三区，其中第二区位于第一区与第三区之间。 隔离结构位于基底的第二区上，且至少一部分的隔离结构的底面与基底的顶面实质上共平 面。隔离结构自第二区的一端连续延伸至第二区的另一端。栅极结构覆盖部分第一区的基 底以及第二区的部分隔离结构。第一掺杂区具有第一导电型，位于第一区的基底中，与栅极 结构的一侧相邻。第二掺杂区具有第一导电型，位于第三区的基底中，与隔离结构的一侧相 邻。
[0006] 本发明实施例提出一种半导体器件，包括基底、隔离结构、栅极结构、第一掺杂区 与第二掺杂区。基底包括第一区、第二区与第三区，其中第二区位于第一区与第三区之间。 隔离结构位于基底的第二区上，且至少一部分的隔离结构的底面与基底的顶面实质上共平 面。隔离结构自第二区的一端连续延伸至第二区的另一端。隔离结构的形成方法包括以局 部氧化法形成场氧化层，接着进行图案化制造工艺，移除部分场氧化层。栅极结构覆盖部分 第一区的基底以及第二区的部分隔离结构。第一掺杂区具有第一导电型，位于第一区的基 底中，与栅极结构的一侧相邻。第二掺杂区具有第一导电型，位于第三区的基底中，与隔离 结构的一侧相邻。
[0007] 本发明实施例的半导体器件中，由于隔离结构的底面与基底的顶面实质上共平 面，可减短源极区至漏极区的电流路径长度，进而降低半导体器件的导通电阻，提高半导体 器件的击穿电压，进而提升半导体器件的效能。
[0008] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式 作详细说明如下。
【附图说明】
[0009] 图IA至图IH为依照本发明一实施例所绘示的半导体器件的制造流程的剖面示意 图。
[0010] 图2A至图2H为依照本发明另一实施例所绘示的半导体器件的制造流程的剖面示 意图。
[0011] 图3A至图3H为依照本发明又一实施例所绘示的半导体器件的制造流程的剖面示 意图。
[0012] 图4A为比较例的半导体器件的局部剖面放大图。
[0013] 图4B为本发明例一的半导体器件的局部剖面放大图。
[0014] 图4C为本发明例二的半导体器件的局部剖面放大图。
[0015] 图4D为本发明例三的半导体器件的局部剖面放大图。
[0016] 图5为模拟沿着图4A的半导体器件在切线I-I之处、图4B的半导体器件在切线 II-II之处、图4C的半导体器件在切线III-III之处以及图4D的半导体器件在切线IV-IV 之处的导通电阻（Ron)、开启状态击穿电压（on-BVD)与关闭状态击穿电压（BVDSS)。
[0017] 图6A为模拟图4A的比较例的半导体器件在关闭状态时的电位分布图。
[0018] 图6B为模拟图4B的例一的半导体器件在关闭状态时的电位分布图。
[0019] 图6C为模拟图4C的例二的半导体器件在关闭状态时的电位分布图。
[0020] 图6D为模拟图4D的例三的半导体器件在关闭状态时的电位分布图。
[0021] 图7A为模拟沿着图4A的半导体器件在切线I-I之处、图4B的半导体器件在切线 II-II之处、图4C的半导体器件在切线III-III之处以及图4D的半导体器件在切线IV-IV 之处，在开启状态的电流密度。
[0022] 图7B为沿着图6A的半导体器件在切线A-A之处、图6B的半导体器件在切线B-B 之处、图6C的半导体器件在切线C-C之处以及图6D的半导体器件在切线D-D之处，在关闭 状态时的电场分布图。
[0023] 符号说明：
[0024] 10 基底
[0025] 10a、10a_l、10a_2、10a_3 基底的顶面
[0026] 12 第一区
[0027] 14 第二区
[0028] 16第三区
[0029] 20、21、120 开口
[0030] 22、122、222、322 栅极结构
[0031] 28、30 掺杂区
[0032] 32掺杂区、源极区
[0033] 34掺杂区、漏极区
[0034] 37、38、40图案化的光阻层
[0035] 41光掩膜
[0036] 46 箭头
[0037] 48a、118a、218a、318a 顶面
[0038] 48b、118b、218b、318b 底面
[0039] 60、62、64、66 耗尽区
[0040] 117、118、217、218、317、318 隔离结构
[0041] 118c、218c、218d、318c、318d 侧壁
[0042] 124、224、324 栅极介电层
[0043] 125、225、325 栅极导体层
[0044] 126、226、326掺杂的多晶硅层
[0045] 1-1、11-11、III-III、IV-IV 切线
[0046] A-A、B-B、C-C、D-D 线
[0047] θ、β、γ、δ、σ 角度
[0048] W1、W2、W3 宽度
【具体实施方式】
[0049] 图IA至图IH为依照本发明一实施例所绘示的半导体器件的制造流程的剖面示意 图。
[0050] 以下，将以第一导电型为N型，第二导电型为P型来说明，但本发明并不以此为限。 本领域具有通常知识者应了解，亦可以将第一导电型置换成P型，将第二导电型置换成N 型。其中，N型掺杂剂例如是磷或砷；P型掺杂剂例如是硼。
[0051] 首先，请参照图1A，提供具有第二导电型掺杂剂的基底10,基底10包括第一区12、 第二区14与第三区16,其中第二区14位于第一区12与第三区16之间。基底10可由选自 于Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的族群中的至少一种半导体材料 形成。此外，也可使用绝缘体上有娃（silicon on insulator, SOI)基底。接着，在基底10 上形成衬垫氧化层（未绘示）。衬垫氧化层的材