再赘述。
[0064] 请参照图2H，本实施例的半导体器件，例如是横向扩散金属氧化物半导体，其包括 基底10、隔离结构218、栅极结构222、具有第一导电型的掺杂区28、具有第二导电型的掺杂 区30、具有第一导电型的掺杂区32以及具有第一导电型的掺杂区34。基底10包括第一 区12、第二区14与第三区16,其中第二区14位于第一区12与第三区16之间。第一区12 的基底10的顶面l〇a_l、第二区14的基底10的顶面10a_2与第三区16的基底10的顶面 10a_3三者实质上共平面。隔离结构218具有平坦的顶面218a，其位于基底10的第二区14 上，且隔离结构218的底面218b与第二区14的基底10的顶面10a_2实质上共平面，亦即， 隔离结构218的底面218b与基底10的顶面IOa实质上共平面。此外，隔离结构218自第 二区14接近第一区12的一端连续延伸至第二区14接近第三区16的另一端。在一实施例 中，隔离结构218邻近第一区12的一侧的侧壁218c与基底10的顶面IOa所夹的角度β可 以是直角或依照实际的需要利用例如刻蚀制造工艺的控制调整为例如钝角；隔离结构218 邻近第三区16的一侧的侧壁218d与基底10的顶面IOa所夹的角度γ可以是直角或依照 实际的需要利用例如刻蚀制造工艺的控制调整为例如钝角。栅极结构222覆盖部分的第一 区12的基底10以及第二区14的部分隔离结构218。掺杂区28位于第一区12、第二区14 以及第三区16的基底10中。掺杂区30位于第一区12的掺杂区28中。掺杂区32位于掺 杂区30中，与栅极结构222的一侧相邻。掺杂区34位于第三区16的掺杂区28中，与隔离 结构218的一侧相邻。
[0065] 图3A至图3H为依照本发明又一实施例所绘示的半导体器件的制造流程的剖面示 意图。
[0066] 首先，请参照图3A，在基底10上形成隔离结构317。隔离结构317覆盖基底10的 第一区12、第二区14与第三区16。隔离结构317的材料例如是氧化硅。隔离结构317的 形成方法例如是化学气相沉积法。隔离结构317的厚度例如是约为30001至约为6Ο0ΘΑ。 在另一实施例中，形成隔离结构317的方法可以是浅沟槽隔离法。
[0067] 接着，请参照图3B与图3C，进行移除步骤，移除第一区12与第三区16上的隔离 结构317,并且使所留下来的隔离结构318具有阶梯状的顶面318a。更具体地说，请参照图 3B，在隔离结构317上形成光阻层（未绘示），接着，以光掩膜41对光阻层进行曝光与显影 制造工艺，以形成图案化的光阻层37。
[0068] 之后，请参照图3C，以图案化的光阻层37为刻蚀掩膜，刻蚀隔离结构317,以形成 具有第一开口 20与第二开口 21的隔离结构318,且隔离结构318覆盖基底10的第二区14 的顶面10a_2。更特别的是，隔离结构318的表面为具有阶梯状的顶面318a。第一开口 20 与第二开口 21分别裸露出基底10的顶面10a_l与顶面10a_3。之后，将图案化的光阻层 37移除。在以上的实施例中，光掩膜41可以是渐进式光掩膜，图案化的光阻层37可以是经 由一次曝光与一次显影制造工艺形成。然而，本发明并不以此为限，在另一个实施例中，也 可以使用多个光掩膜来进行多次曝光与显影制造工艺来达成。
[0069] 接着，请参照图3D至图3H，后续的制造工艺，与上述实施例对应图ID至图IH所述 者相同，于此不再赘述。
[0070] 请参照图3H，本实施例的半导体器件，例如是横向扩散金属氧化物半导体，其包括 基底10、隔离结构318、栅极结构322、具有第一导电型的掺杂区28、具有第二导电型的掺 杂区30、具有第一导电型的掺杂区32与具有第一导电型的掺杂区34。基底10包括第一 区12、第二区14与第三区16,其中第二区14位于第一区12与第三区16之间。第一区12 的基底10的顶面l〇a_l、第二区14的基底10的顶面10a_2与第三区16的基底10的顶面 10a_3三者实质上共平面。隔离结构318位于基底10的第二区14上，具有阶梯状的顶面 318a。且隔离结构318的底面318b与第二区14的基底10的顶面10a_2实质上共平面，亦 艮P，隔离结构318的底面318b与基底10的顶面IOa实质上共平面。此外，隔离结构318自 第二区14接近第一区12的一端连续延伸至第二区14接近第三区16的另一端。在一实施 例中，隔离结构318邻近第一区12的一侧的侧壁318c与基底10的顶面IOa所夹的角度〇 可以是直角或依照实际的需要利用例如刻蚀制造工艺的控制调整为例如钝角；邻近第三区 16的一侧的侧壁318d与基底10的顶面IOa所夹的角度δ可以是直角或依照实际的需要 利用例如刻蚀制造工艺的控制调整为例如钝角。栅极结构322也具有阶梯状的表面，其覆 盖部分的第一区12的基底10以及第二区14的部分隔离结构318。掺杂区28位于第一区 12、第二区14以及第三区16的基底10中。掺杂区30位于第一区12的掺杂区28中。掺 杂区32位于掺杂区30中，与栅极结构322的一侧相邻。掺杂区34位于第三区16的掺杂 区28中，与隔离结构318的一侧相邻。
[0071] 在本发明实施例的半导体器件制造工艺中，隔离结构118、218、318的至少部分的 底面118b、218b、318b与基底10的顶面IOa实质上共平面，因此可减短掺杂区32至掺杂区 34(即相当于源极区至漏极区或漏极区至源极区）的电流路径长度，进而达到改善导通电 阻的功效。以下，将以模拟例验证本发明实施例的效果。
[0072] 图4A为比较例的半导体器件的局部剖面放大图。图4B为例一的半导体器件的局 部剖面放大图。图4C为例二的半导体器件的局部剖面放大图。图4D为例三的半导体器件 的局部剖面放大图。
[0073] 请参照图4A至图4D，在图4A至图4D的半导体器件中，已形成栅极结构22、122、 222、322,与隔离结构48、118、218、318。箭头46表示器件在开启状态时的电子流方向，其 中电子流与电流的方向相反。比较例（图4A)中的半导体的隔离结构48的底面48b成弧 形，不与基底10的顶面IOa实质上共平面。例一（图4B)的隔离结构118的部分底面118b 与基底10的顶面IOa实质上共平面。例二（图4C)与例三（图4D)的隔离结构218、318 的底面218b、318b与基底10的顶面IOa实质上共平面。从箭头46所代表的电荷方向可得 知，相对于比较例（图4A)的半导体器件的电流路径长度，由于例一至例三（图4B至图4D) 的半导体器件的隔离结构118、218、318的至少部分底面118b、218b、318b与基底10的顶面 IOa实质上共平面，因此电流路径较短。
[0074] 图5为模拟沿着图4A(比较例）的半导体器件在切线I-I之处、图4B(例一）的半 导体器件在切线II-II之处、图4C(例二）的半导体器件在切线III-III之处以及图4D (例 三）的半导体器件在切线IV-IV之处的导通电阻（Ron)、开启状态击穿电压（on-BVD)与关 闭状态击穿电压（BVDSS)。
[0075] 图5的导通电阻、开启状态击穿电压与关闭状态击穿电压的数值皆已以图4A的半 导体器件的模拟数据来标准化。请同时参照图4A至图4D以及图5,就开启状态击穿电压而 言，图4B、图4C与图4D的半导体器件与图4A的半导体器件实质上相差不多。然而，例一至 例三（图4B至图4D)的三个实施例的导通电阻值明显小于比较例（图4A)的半导体器件 的导通电阻值。更具体地说，例一、例二与例三（图4B、图4C与图4D)的半导体器件的导通 电阻值分别较比较例（图4A)的半导体器件的导通电阻值小约22%、25%与27%。另外， 相对于比较例（图4A)的半导体器件的关闭状态击穿电压值，例一、例二与例三（图4B、图 4C与图4D)的半导体器件的关闭状态击穿电压分别高出约21 %、10%与60%。本发明实施 例除了可适用于N型LDMOS器件外，也可适用P型LDMOS器件。
[0076] 图6六、68、6(：、60分别为模拟图44、48、4(：、40的半导体器件在关闭状态时的电位分 布图。
[0077] 请同