半导体器件及其制造方法
【技术领域】
[0001] 本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效防止后栅工艺 的金属栅极使用BzHe作为前驱物的ALD法制备W薄膜中测元素的扩散、并且进一步有效提 高ALD W薄膜和阻挡层之间的粘附性的半导体器件及其制造方法。
【背景技术】
[0002] MOS阳T器件等比例缩减至45皿之后，器件需要高介电常数（高k)作为栅极绝缘 层W及金属作为栅极导电层的堆叠结构W抑制由于多晶娃栅极耗尽问题带来的高栅极泄 漏W及栅极电容减小。
[0003] 后栅工艺目前广泛应用于先进IC制造，其通常是先去除假栅极，随后在留下的栅 极沟槽中填充高k/金属栅（HK/MG)膜层的堆叠。HK和MK膜层的堆叠类型和厚度对于器件 参数的确定是重要的，诸如阔值电压（Vt)、等效栅氧厚度巧OT)、平带电压（V化），此外对于 高深宽比（AR)结构孔隙填充率也有影响。
[0004] 现有技术中金属栅（MG)顶部通常是CVD、PVD等常规方法制备的AUMo等金属，然 而其台阶覆盖性能较差，而且后续的CMP工艺较难控制对于小尺寸器件的超薄金属层厚度 而言，CVD、PVD法制备的MG质量较差，无法适用于40皿W下的工艺。
[0005] 由于原子层沉积（ALD)具有基于化学吸收的表面限制反应，业界新近开始采用 ALD方法来制备金属栅薄膜。ALD工艺过程并不取决于质量传输现象，并且应当提供固有的 单层沉积W及在高深宽比（AR)缝隙中具有100%的台阶覆盖率。
[0006] 在现有的利用ALD法制备HK/MG堆叠的工艺中，通常采用ALD法来制备位于MG之 上的用作栅极填充层或电阻调节层的金属鹤（W)层，由此提供具有良好台阶覆盖率和缝隙 填充能力的共形成核层，使得能良好填充W W使其适用于40皿甚至更小尺寸的后栅器件。 作为ALD法制备W而言，现有技术可W采用娃焼（SiH4)或者测焼度2?)与肝来作为前驱 物，并且为了降低电阻率、提高缝隙填充能力W及台阶覆盖率，优选采用测焼度2?)与WIV 但是当选择测焼度2?)作为前驱体时，生长的W薄膜之中会有大约17%的B，增大了器件接 触电阻并且影响了阔值电压。然而，现有的栅极堆叠中的较薄的（例如约3nm厚）阻挡层， 例如Ti、Ta、TiN、TaN无法有效阻挡测度）扩散进入金属栅极W及高k材料的栅极绝缘层 中，将极大影响器件的性能。例如采用X射线光电子能谱分析狂P巧测定ALD法制备的W 膜中各元素含量，可W得知约含有17. 2%的B，势必改变器件的可靠性能。然而若增加阻挡 层的厚度，则后续金属沉积时缝隙填充将会遇到困难和挑战，可能形成孔洞。
【发明内容】
[0007] 因此，本发明的目的在于克服上述困难，提供一种能有效防止后栅工艺的金属栅 极中测扩散的半导体器件及其制造方法。
[0008] 本发明提供了一种半导体器件制造方法，包括：在衬底上形成栅极沟槽；在栅极 沟槽中依次形成栅极绝缘层、栅极导电层；在栅极导电层上形成TiN或者WN材质的阻挡层； 采用ALD法淀积金属W层，进一步包括：步骤al，交替通入SiH4气体、与气体，反应形成 不含B的第一类型W层；步骤a2,交替通入BzHe和SiH4的混合气体、与气体，反应形成 含有B的第二类型W层。在保证了 ALD W薄膜的填孔性能的同时，又避免了测元素在阻挡 层的界面富集W及穿透到高k材料中，相比单独使用SiH4,淀积的速率W及B的含量都会下 降并得到控制，并同时提升了 W薄膜和阻挡层薄膜的粘附性，增大了 W CMP工艺的窗口 W及 器件的可靠性。
[0009] 其中，形成栅极沟槽的步骤具体包括；在衬底上形成伪栅极堆叠结构；在衬底中 伪栅极堆叠结构两侧形成源漏区，并且在衬底上伪栅极堆叠结构两侧形成栅极侧墙；在衬 底上形成层间介质层；去除伪栅极堆叠结构，在层间介质层中留下栅极沟槽。
[0010] 其中，去除伪栅极堆叠结构之前，还进一步包括形成应力衬层，覆盖源漏区、栅极 侧墙、伪栅极堆叠结构，其材质为氮化娃、DLC及其组合。
[0011] 其中，形成栅极绝缘层之前还包括在栅极沟槽底部的衬底上形成界面层。
[0012] 其中，在含有IOppm莫氧的去离子水中浸泡20s，W形成氧化物的界面层。
[0013] 其中，栅极绝缘层为CVD、PVD、ALD法制备的高k材料，并且执行沉积后退火；栅极 导电层为CVD、PVD、ALD法制备的金属，包括Al、Ti、TiAl、TiN及其组合。
[0014] 其中，在栅极绝缘层和栅极导电层之间还形成盖帽层，其材质包括Ti、Ta、TiN、 TaN、WN及其组合。
[001引其中，采用CVD，PVD或ALD法，在栅极导电层上形成TiN或者WN材质的阻挡层。
[0016] 本发明还提供了一种半导体器件，包括衬底上的栅极堆叠结构、栅极堆叠结构两 侧衬底中的源漏区、栅极堆叠结构两侧衬底上的栅极侧墙，其特征在于：栅极堆叠结构依 次包括高k的栅极绝缘层、栅极导电层、阻挡层W及金属鹤层，其中金属鹤层采用同时通入 B化和SiH4 -定比例混合气体交替循环反应方式淀积形成ALD W薄膜。
[0017] 其中，栅极绝缘层与衬底之间还包括界面层，其材质为氧化物。
[0018] 其中，栅极绝缘层和栅极导电层之间还包括盖帽层，其材质包括Ti、Ta、TiN、TaN、 WN及其组合。
[0019] 其中，栅极侧墙和/或源漏区上还包括应力衬层，其材质为氮化娃、DLC及其组合。
[0020] 其中，栅极绝缘层为高k材料；栅极导电层包括Al、Ti、TiAl、TiN及其组合。
[0021] 其中，金属W层包括下方的不含B的第一类型W层、W及上方的含有B的第二类型 W层。
[0022] 其中，第一类型W层之下、阻挡层之上进一步包括Si单原子层。
[0023] 本发明还提供了一种半导体器件制造方法，包括：在衬底上形成栅极沟槽；在栅 极沟槽中依次形成栅极绝缘层、栅极导电层；在栅极导电层上形成TiN或者WN材质的阻挡 层；在阻挡层上，采用ALD法淀积金属W层，进一步包括：步骤al，通入SiH4气体、与WFe气 体，反应形成不含B的第一类型W层；步骤a2,通入BzHe气体、与WFe气体，反应形成含有B 的第二类型W层；并且，多次循环步骤al、a2,得到第一类型W层与第二类型W层的交叠堆 层。
[0024] 依照本发明的半导体器件及其制造方法，在ALD法沉积W之时预先通入使用SiH4 气体，在ALD法沉积W之时预先通入使用SiH4气体，在ALD法沉积W之时预先通入使用SiH4 气体处理表面，再通入BzHe和SiH4混合气体交替反应方式形成ALD W薄膜，在保证了 ALD W薄膜的填孔性能的同时，又避免了测元素在阻挡层的界面富集W及穿透到高k材料中，并 同时提升了 W薄膜和阻挡层薄膜的粘附性，增大了 W CMP工艺的窗口 W及器件的可靠性，此 外还进一步降低了栅极电阻。
【附图说明】
[0025] W下参照附图来详细说明本发明的技术方案，其中：
[0026]图1至图13分别显示了依照本发明的半导体器件制作方法各步骤的剖面示意图； W及
[0027] 图14为依照本发明的ALD交替法淀积W薄膜的示意图。
【具体实施方式】
[0028] W下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技 术效果，公开了能有效提升后栅工艺的金属栅极W薄膜与下层金属之间粘附性、并且同时 防止B扩散的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构， 本申请中所用的术语"第一"、"第二"、"上"、"下"等等可用于修饰各种器件结构或工艺步骤。 送些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。
[0029]首先，参照图1，形成基础结构，也即在衬底上形成伪栅极堆叠结构、在伪栅极堆叠 结构两侧的衬底中形成源漏区、在伪栅极堆叠结构两侧的衬底上形成栅极侧墙。提供衬底 1，衬底1可W是体Si、绝缘层上Si (SOI)等常用的半导体娃基衬底，或者体Ge、绝缘体上 Ge (GeOI)，也可W是SiGe、GaAs、GaN、InSK InAs等化合物半导体衬底，衬底的选择依据其 上要制作的具体半导体器件的电学性能需要而设定。在本发明中，实施例所举的半导体器 件例如为场效应晶体管（MOSFET)，因此从与其他工艺兼容W及成本控制的角度考虑，优选 体娃或SOI作为衬底1的材料。优选地，衬底1具有渗杂W形成阱区（未示出），例如PMOS 器件中n衬底中的P-阱区。在