W层。ALD工艺中，单独使用ALD娃焼的沉积速率例如是5乂/周 期至7藻/周期并且优选为良乂/周期；单独使用ALD测焼的沉积速率例如是2.3A/周期至 3.0A/川期并且优选为2.7A/周期；使用ALD测焼和娃焼一定比例混合气的沉积速率例如 是2.7乂/周期至了盛/周期并且优选为4產/周期，最终沉积得到的复合W层13的厚度例如 是10 ~ 1000 A，并且优选是750 A。
[0043] 在此ALD法步骤中形成的W层13,不同于W往CVD法制备的W层，也不同于单独使 用某一种ALD前驱体制备W层13,台阶覆盖性有了显著提升，填洞的能力有效增强，而且每 层混入娃焼的W减少了测焼W中B的富集扩散。
[0044] 值得注意的是，在此ALD法制备W过程中，例如使得MG层11中含有的B小于等于 5 %或者扩散深度小于等于层11总厚度的5 %，避免B富集在W薄膜和TiN的表面，从而提 高来了 ALD W薄膜与下层薄膜的粘附性，增强了 CMP的工艺可行性，因此有效提高了器件的 可靠性。
[0045] 此外，在本发明另一优选实施例中，ALD法制备W层13的具体工艺还可W是；任选 的曰0,通入SiH"采用ALD法制备Si单原子层；曰1，通入SiH4与町6,采用ALD法制备不含 B的第一类型W层；a2,通入B化与WFe,采用ALD法制备含有B的第二类型W层；多次循环 al、a2,得到第一类型W层与第二类型W层的交叠堆层。
[0046] 参照图11，采用CMP等方法，平坦化层9~13,直至暴露ILD7。
[0047] 参照图12,形成源漏接触娃化物。在ILD7中刻蚀形成源漏接触孔7C，直至暴露源 漏区4 (4H)。在接触孔7C中沉积Ni、Pt、Co、Ti等金属及其组合，退火使得金属薄层与源漏 区中的Si反应形成源漏接触金属娃化物14。随后湿法刻蚀去除未反应的金属薄层。
[004引参照图13,填充接触孔形成源漏接触。在接触孔7C中沉积1~7皿厚的TiN、TaN 的阻挡层15,随后采用CVD或者ALD法沉积金属W、Al、Mo、化及其组合，形成源漏接触16。 最后CMP或者回刻，直至暴露ILD7。
[0049] 最终形成的器件结构如图13所示，包括衬底上的栅极堆叠结构、栅极堆叠结构两 侧衬底中的源漏区4、栅极堆叠结构两侧衬底上的栅极侧墙5,其特征在于栅极堆叠结构依 次包括界面层8、高k的栅极绝缘层9、盖帽层10、栅极导电层11、TiN/WN材质的阻挡层12 W及金属W层13, W层13采用ALD法制备。对其余各个部件及其材料、几何参数在制造方 法中已详细描述，在此不再赏述。
[0050] 依照本发明的半导体器件及其制造方法，在ALD法沉积W之时预先通入使用SiH4 气体处理表面，再通入BzHe和SiH4混合气体交替反应方式形成ALD W薄膜，在保证了 ALD W薄膜的填孔性能的同时，又避免了测元素在阻挡层的界面富集W及穿透到高k材料中，并 同时提升了 W薄膜和阻挡层薄膜的粘附性，增大了 W CMP工艺的窗口 W及器件的可靠性。
[0051] 尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可W知晓无需 脱离本发明范围而对器件结构和/或工艺流程做出各种合适的改变和等价方式。此外，由 所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本 发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所 公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1. 一种半导体器件制造方法，包括： 在衬底上形成栅极沟槽； 在栅极沟槽中依次形成栅极绝缘层、栅极导电层； 在栅极导电层上形成TiN或者WN材质的阻挡层； 在阻挡层上，采用ALD法淀积金属W层，进一步包括： 步骤al，通入SiH4气体、与WF6气体，反应形成不含B的第一类型W层； 步骤a2,交替通入B2H6和SiH4的混合气体、与WF6气体，反应形成含有B的第二类型W层。2. 如权利要求1的半导体器件制造方法，其中，形成栅极沟槽的步骤具体包括：在衬底 上形成伪栅极堆叠结构；在衬底中伪栅极堆叠结构两侧形成源漏区，并且在衬底上伪栅极 堆叠结构两侧形成栅极侧墙；在衬底上形成层间介质层；去除伪栅极堆叠结构，在层间介 质层中留下栅极沟槽。3. 如权利要求2的半导体器件制造方法，其中，去除伪栅极堆叠结构之前，还进一步包 括形成应力衬层，覆盖源漏区、栅极侧墙、伪栅极堆叠结构，其材质为氮化硅、DLC及其组合。4. 如权利要求1的半导体器件制造方法，其中，形成栅极绝缘层之前还包括在栅极沟 槽底部的衬底上形成界面层。5. 如权利要求5的半导体器件制造方法，其中，在含有lOppm臭氧的去离子水中浸泡 20s，以形成氧化物的界面层。6. 如权利要求1的半导体器件制造方法，其中，栅极绝缘层为CVD、PVD、ALD法制备的 高k材料，并且执行沉积后退火；栅极导电层为CVD、PVD、ALD法制备的金属，包括Al、Ti、 TiAl、TiN及其组合。7. 如权利要求1的半导体器件制造方法，其中，在栅极绝缘层和栅极导电层之间还形 成盖帽层，其材质包括Ti、Ta、TiN、TaN、WN及其组合。8. 如权利要求1的半导体器件制造方法，其中，采用ALD的方法预先使用NH3处理表面 并形成氮化钨的阻挡层。9. 如权利要求1的半导体器件制造方法，其中，ALD法制备金属钨层的步骤中，前驱物 选自B2H6与WF6、或者SiH4与WF6,预先通入使用SiH4气体，然后再同时通入B2H6和SiH4混 合气体与WF6气体交替循环反应方式淀积形成ALDW薄膜。10. 如权利要求1的半导体器件制造方法，其中，步骤al之前进一步包括，通入SiH4气 体，采用ALD法在阻挡层上、第一类型W层下形成Si单原子层。11. 一种半导体器件，包括衬底上的栅极堆叠结构、栅极堆叠结构两侧衬底中的源漏 区、栅极堆叠结构两侧衬底上的栅极侧墙，其特征在于：栅极堆叠结构依次包括高k的栅极 绝缘层、栅极导电层、阻挡层以及金属W层，其中金属W层采用ALD法制备，阻挡层材质为氮 化钨或氮化钛。12. 如权利要求11的半导体器件，其中，栅极绝缘层与衬底之间还包括界面层，其材质 为氧化物。13. 如权利要求11的半导体器件，其中，栅极绝缘层和栅极导电层之间还包括盖帽层， 其材质包括Ti、Ta、TiN、TaN、WN及其组合。14. 如权利要求11的半导体器件，其中，栅极侧墙和/或源漏区上还包括应力衬层，其 材质为氮化硅、DLC及其组合。15. 如权利要求11的半导体器件，其中，栅极绝缘层为高k材料；栅极导电层包括A1、 Ti、TiAl、TiN及其组合。16. 如权利要求11的半导体器件，其中，金属W层包括下方的不含B的第一类型W层、 以及上方的含有B的第二类型W层。17. 如权利要求16的半导体器件，其中，第一类型W层之下、阻挡层之上进一步包括Si 单原子层。18. -种半导体器件制造方法，包括： 在衬底上形成栅极沟槽； 在栅极沟槽中依次形成栅极绝缘层、栅极导电层； 在栅极导电层上形成TiN或者WN材质的阻挡层； 在阻挡层上，采用ALD法淀积金属W层，进一步包括： 步骤al，通入SiH4气体、与WF6气体，反应形成不含B的第一类型W层； 步骤a2,通入B2H6气体、与WF6气体，反应形成含有B的第二类型W层； 并且，多次循环步骤al、a2,得到第一类型W层与第二类型W层的交叠堆层。
【专利摘要】一种半导体器件制造方法，包括：在衬底上形成栅极沟槽；在栅极沟槽中依次形成栅极绝缘层、栅极导电层；在栅极导电层上形成TiN或者WN材质的阻挡层；采用ALD法淀积金属W层，进一步包括：步骤a1.交替通入SiH4气体、与WF6气体，反应形成不含B的第一类型W层；步骤a2.交替通入B2H6和SiH4的混合气体、与WF6气体，反应形成含有B的第二类型W层。依照本发明的半导体器件及其制造方法，在ALD法沉积W之时预先通入使用SiH4气体，再通入B2H6和SiH4混合气体交替反应方式形成ALD？W薄膜，在保证了ALD？W薄膜的填孔性能的同时，又避免了硼元素在阻挡层的界面富集以及穿透到高k材料中，并同时提升了W薄膜和阻挡层薄膜的粘附性，增大了W？CMP工艺的窗口以及器件的可靠性。
【IPC分类】H01L29/10, H01L29/78, H01L21/336
【公开号】CN105336784
【申请号】CN201410397828
【发明人】王桂磊, 赵超, 徐强
【申请人】中国科学院微电子研究所
【公开日】2016年2月17日
【申请日】2014年8月13日