晶体管及其形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种晶体管及其形成方法。
【背景技术】
[0002]影响场效应晶体管性能的主要因素在于载流子的迁移率。在场效应晶体管中，载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管(CMOS)的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。
[0003]常规上，CMOS器件制造技术中将P型金属氧化物半导体场效应晶体管(PM0S)和N型金属氧化物半导体场效应晶体管(NM0S)分开处理，例如，在PM0S器件的制造方法中采用压应力材料，而在NM0S器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，嵌入式锗硅(SiGe)技术(亦称为eSiGe技术)由于其能够对沟道区施加适当的压应力以提高空穴的迁移率而成为PM0S应力工程的主要技术之一。通常，采用在PM0S晶体管的源/漏区中形成锗硅应力层的嵌入式锗硅应力引入技术。
[0004]请参考图1，在半导体衬底100上，通过选择性外延法生长锗硅应力层110之后，通常会进行源漏离子注入工艺(例如硼掺杂)，以用于形成PM0S器件的源/漏区。然而，掺入的硼离子由于瞬时增强扩散效应，易向沟道区横向扩散(如图1中箭头所示，未标注)，使沟道区的有效长度缩短，从而引起短沟道效应，进而使PM0S器件的电学性能变差。
【发明内容】
[0005]本发明解决的问题是提供一种晶体管及其形成方法，以提高晶体管的性能。
[0006]为解决上述问题，本发明提供一种晶体管的形成方法，包括:
[0007]提供半导体衬底；
[0008]在所述半导体衬底上形成掩膜堆叠结构；
[0009]在所述掩膜堆叠结构两侧的半导体衬底内形成第一凹槽；
[0010]在所述第一凹槽的侧壁形成绝缘阻挡层；
[0011]在所述第一凹槽内填充满应力衬垫层；
[0012]在所述应力衬垫层上形成介质层，所述介质层上表面与所述掩膜堆叠结构上表面齐平；
[0013]去除所述掩膜堆叠结构，直至形成暴露所述半导体衬底的第二凹槽；
[0014]在所述第二凹槽底部形成半导体层；
[0015]在所述半导体层上形成栅极结构，所述栅极结构填充满所述第二凹槽。
[0016]可选的，所述绝缘阻挡层的材料包括氧化硅和氮化硅的至少其中之一。
[0017]可选的，所述绝缘阻挡层的厚度范围为5nm?50nm。
[0018]可选的，所述半导体层的厚度范围为10nm?lOOnm。
[0019]可选的，采用外延生长方法在所述第一凹槽内填充满所述应力衬垫层。
[0020]可选的，采用外延生长方法在所述第二凹槽底部形成所述半导体层。
[0021]可选的，所述介质层的材料为氧化硅。
[0022]可选的，所述掩膜堆叠结构包括位于所述半导体衬底上的氧化硅层和位于所述氧化硅层上的氮化硅层。
[0023]可选的，在所述第一凹槽的侧壁形成所述绝缘阻挡层包括:
[0024]在所述第一凹槽的底部和侧壁形成绝缘阻挡材料层；
[0025]采用各向异性干法刻蚀工艺去除位于所述第一凹槽底部的所述绝缘阻挡材料层，剩余所述绝缘阻挡层保留为所述绝缘阻挡层。
[0026]可选的，在形成所述栅极结构后，还包括以下步骤:
[0027]去除所述介质层以重新暴露所述应力衬垫层；
[0028]对所述应力衬垫层进行轻掺杂漏注入工艺；
[0029]在所述轻掺杂漏注入工艺后，在所述栅极结构两侧形成侧墙；
[0030]以所述侧墙为掩模，对所述应力衬垫层进行源漏离子注入工艺。
[0031]为解决上述问题，本发明还提供了一种晶体管，包括:
[0032]半导体衬底；
[0033]位于所述半导体衬底上的栅极结构；
[0034]位于所述栅极结构两侧半导体衬底内的应力衬垫层；
[0035]还包括:
[0036]位于所述半导体衬底与所述栅极结构之间的半导体层；
[0037]位于所述半导体层下方的半导体衬底与所述应力衬垫层之间的绝缘阻挡层。
[0038]可选的，所述绝缘阻挡层的材料包括氧化硅和氮化硅的至少其中之一。
[0039]可选的，所述绝缘阻挡层的厚度范围为5nm?50nm。
[0040]可选的，所述半导体层的厚度范围为10nm?lOOnm。
[0041]与现有技术相比，本发明的技术方案具有以下优点:
[0042]本发明的技术方案中，先在半导体衬底上形成所述掩膜堆叠结构，然后在所述掩膜堆叠结构两侧的半导体衬底内形成第一凹槽，并在凹槽的侧壁形成绝缘阻挡层，之后采用应力衬垫层填充满第一凹槽，则此时，绝缘阻挡层会阻挡在应力衬垫层与所述掩膜堆叠结构下方的半导体衬底之间，后续将所述掩膜堆叠结构去除，并在半导体衬底上形成半导体层，在半导体层上形成栅极结构，再对应力衬垫层进行轻掺杂漏注入工艺和源漏离子注入工艺。最终形成的晶体管中，绝缘阻挡层阻挡在绝大部分的应力衬垫层侧面，防止应力衬垫层中掺杂的离子(主要是通过源漏离子注入工艺掺杂的硼离子)扩散到沟道区，防止短沟道等问题的发生，提高晶体管的性能。
[0043]进一步，绝缘阻挡层的材料包括氧化硅和氮化硅的至少其中之一。氧化硅和氮化硅作为半导体工艺中经常使用到的材料，它们的绝缘性能好，并且形成工艺简单成熟，工艺成本低。因此，当绝缘阻挡层的材料选择为氧化硅和氮化硅等材料时，不仅能够起到良好的绝缘阻挡作用，而且可以达到简化工艺和降低成本的效果。
【附图说明】
[0044]图1为现有晶体管的结构不意图；
[0045]图2至图16为本发明实施例所提供的晶体管的形成方法中各步骤对应的结构示意图。
【具体实施方式】
[0046]正如【背景技术】所述，现有晶体管中，源漏离子注入工艺过程中注入的掺杂离子易扩散到沟道区，导致晶体管的性能下降。
[0047]为此，本发明提供一种晶体管及其形成方法。其中，所述晶体管具有位于半导体衬底上的半导体层，位于半导体层上的栅极结构，位于栅极结构两侧半导体衬底内的应力衬垫层，应力衬垫层中具有轻掺杂源漏区和重掺杂区，并且所述晶体管还具有半导体层下方的半导体衬底与应力衬垫层之间的绝缘阻挡层，因此，重掺杂区中注入的杂质离子(例如硼离子)不易扩散到沟道区(沟道区位于半导体层及其下方的半导体衬底中)，因此，所述晶体管的性能提闻。
[0048]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0049]本发明实施例提供一种晶体管的形成方法，请结合参考图2至图16。
[0050]请参考图2，提供半导体衬底200，并在半导体衬底200上形成掩膜堆叠结构(未标注)。
[0051]本实施例中，所述掩膜堆叠结构包括位于半导体衬底200上的氧化硅层201和位于氧化硅层201上的氮化硅层203。并且所述掩膜堆叠结构主要是由氮化硅层203组成，即氮化硅层203的厚度远大于氧化硅层201的厚度。在本发明的其他实施例中，所述掩膜堆叠结构也可以是其它的叠层结构，例如氧化硅层201和光刻胶层的叠层结构等。
[0052]本实施例中，所述掩膜堆叠结构的形成过程可以为:在半导体衬底200上形成氧化硅材料层(未示出)，在所述氧化硅材料层上形成氮化硅材料层(未示出)；然后在所述氮化硅材料层上形成图案化的光刻胶层(未示出)；之后以所述光刻胶层为掩模，刻蚀所述氮化娃材料层和氧化娃材料层，最终形成图2所不氧化娃层201和位于氧化娃层201上的氮化娃层203。
[0053]本实施例中，半导体衬底200为硅衬底。在本发明的其他实施例中，半导体衬底2