具有改进的互联带宽的堆叠式半导体器件封装件的制作方法
【技术领域】
[0001]本公开内容的实施例总体上涉及为半导体器件进行封装的领域，更具体而言涉及具有改进的互联带宽的堆叠式半导体器件封装件。
【背景技术】
[0002]用于穿戴设备以及可移动的应用设备的具有减小的形状因子(平面方向和z方向)、较低功率以及较低成本的半导体器件封装件提出了各种挑战。例如，3D芯片堆叠以及层叠封装堆叠是减小平面(X方向、y方向)形状因子的典型解决方案。然而，这些堆叠方法可能会导致产品设计的Z方向挑战。作为另一个实例，与采用标准存储器的方法相反，通过被配置为顶部封装件的宽输入-输出存储器可以获得减小的功率消耗。该堆叠方法通常需要顶部封装件与底部封装件之间的高互联带宽。对于管芯堆叠方法可以利用硅通孔(TSV)或者对于层叠封装方法可以利用模通孔(TMV)和过孔条来实现达到该带宽。然而，TSV通常昂贵，而扇出区域中的TMV和过孔条通常具有有限的互联带宽。因此，可以期望有减小成本、Z-高度、功率消耗以及平面占用面积的，同时维持能够连接到印刷电路板(PCB)的大量互联的堆叠式半导体封装方案。
【附图说明】
[0003]根据结合附图的以下具体描述将很容易理解实施例。为了便于该描述，相似的附图标记表示相似的结构元件。在附图的图中，以举例的方式而非以限制的方式对实施例进行说明。
[0004]图1根据某些实施例对堆叠式半导体器件封装件实例的截面侧视图进行了示意性地说明。
[0005]图2根据某些实施例对作为集成电路(IC)组件的堆叠式半导体器件封装件实例的截面侧视图进行了示意性地说明。
[0006]图3根据某些实施例对具有第三半导体器件的堆叠式半导体器件封装件实例的截面侧视图进行了示意性地说明。
[0007]图4根据某些实施例对堆叠式半导体器件封装件实例的截面侧视图进行了示意性地说明，该堆叠式半导体器件封装件具有附加的倒装芯片管芯以及由过孔所连接的封装件上的堆叠式封装件。
[0008]图5根据某些实施例对堆叠式半导体器件封装件实例的截面侧视图进行了示意性地说明，该堆叠式半导体器件封装件具有作为第一封装器件的晶圆级芯片尺寸封装件。
[0009]图6根据某些实施例对制造堆叠式半导体器件封装件的方法进行了示意性地说明。
[0010]图7根据某些实施例对制造的的各个阶段期间的堆叠式半导体器件封装件的截面侧视图进行了示意性地说明。
[0011]图8根据某些实施例对包括如本文所述的堆叠式半导体器件封装件的计算设备进行了示意性地说明。
【具体实施方式】
[0012]本公开内容的实施例描述了堆叠式半导体器件封装件以及相关联的技术和配置。在以下说明中，利用本领域技术人员常用的术语来描述说明性实施方式的各个方面，以便向本领域的其他技术人员传递其工作的实质。然而，对于本领域技术人员显而易见的是，可以仅利用所描述的方面中的某些方面来实施本发明的实施例。出于解释的目的，为了充分理解说明性实施方式，阐述了具体的数字、材料以及配置。然而，对于本领域技术人员显而易见的是，可以在没有具体细节的情况下实施本发明的实施例。在其它示例中，省略了或者简化了公知特征，以免使说明性实施方式难以理解。
[0013]在以下【具体实施方式】中，参考了构成【具体实施方式】的一部分的附图，其中相似的附图标记在通篇中指代相似的部分，并且其中仅以其中可以实施本发明的主题的说明实施例的方式示出。应当理解的是，在不背离本公开内容的范围的情况下，可以利用其它实施例，并且可以做出结构变化或逻辑变化。因此，不应当在限制意义上采用以下【具体实施方式】，并且由所附权利要求书及其等效方案来限定实施例的范围。
[0014]出于本发明的目的，短语“A和/或B”表示(A)、⑶或者(A和B)。出于本发明的目的，短语“A、B和/或C”表示(A)、⑶、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C) O
[0015]说明书可以利用基于视角的描述，例如顶部/底部、入/出、上方/下方等。这样的描述仅用于方便讨论，而并非旨在将本文所描述的实施例的应用限于任何特定方向。
[0016]说明书可以使用短语“在实施例中”，其可以表示相同或不同实施例中的一个或多个。此外，如针对本发明的实施例所使用的术语“包含”、“包括”、“具有”等含义相同。
[0017]可以在本文中使用术语“与…耦合”及其派生词。“耦合”可以表示以下中的一个或多个。“耦合”可以表示两个或更多个元件直接物理接触或者电接触。然而，“耦合”也可以表示两个或更多个元件相互间接接触，但是依然相互合作或者相互作用，并且可以表示一个或多个其它元件在所述相互耦合的元件之间耦合或者连接。
[0018]在各个实施例中，短语“形成、沉积或者设置在第二特征上的第一特征”可以表示第一特征形成、沉积或者设置在第二特征上方，并且第一特征的至少一部分可以与第二特征的至少一部分直接接触(例如，直接物理接触和/或直接电接触)或者间接接触(例如，在第一特征与第二特征之间具有一个或多个其它特征)。
[0019]如本文所使用的，术语“模块”可以表示以下部件中的一部分或者可以包括以下部件:专用集成电路(ASIC)、电子电路、片上系统(SoC)、处理器(共享、专用或者组)、MEMS器件、集成有源器件和/或执行一个或多个软件程序或固件程序的存储器(共享、专用或者组)、组合逻辑电路以及/或者提供所述功能的其它适当部件。
[0020]图1根据某些实施例对堆叠式半导体器件封装件(封装件)100的实例的截面侧视图进行了示意性地说明。在某些实施例中，封装件100可以包括与衬底102的第一侧102a上的第一半导体器件104的第一侧104f以及衬底102的第二侧102b上的第二半导体器件106的第一侧106f电耦合并且/或者物理耦合的衬底102。第一侧102a和第二侧102b可以在衬底102的对侧。介电层108的第一侧108a可以耦合到衬底102的第二侧102b，并且包封第二半导体器件106。介电层108可以与第二半导体器件106的第二侧106c接触。介电层可以具有用于将电信号从介电层108的第一侧108a传送至介电层的第二侧108b的电布线特征，并且可以用于在第一半导体器件104、第二半导体器件106与介电层108的第二侧108b之间传送电信号。
[0021]在某些实施例中，衬底102可以由具有芯、薄芯或无芯(无芯衬底)的多层半导体复合衬底来构成或者由用于封装半导体器件的任意适当衬底来构成。在某些实施例中，适用于倒装芯片封装件的任意衬底类型可以用于衬底102。在某些实施例中，衬底102具有
1.5层或者更多层的多层衬底。在某些实施例中，可以通过包括(但不限于)顺序层积和Z-堆积方法的(sequential build-up and z-stack method)的任意工业标准方法来制造衬底102。
[0022]衬底102可以具有电布线特征102c以及第一表面102a上的电连接点102e和第二表面102b上的电连接点102f。衬底可以具有第二表面102b上的扇出区域102g，并且可以具有第一表面102a上的扇出区域102d。衬底102的电布线特征102c可以提供第一半导体器件104、第二半导体器件106以及包括扇出区域102d和扇出区域102g的连接点102e、连接点102f之间的电连接。电连接点102e和电连接点102f可以是用于将半导体器件连接到衬底(包括上述的组合)的凸块、板、柱以及任意其它适当的连接器。介电层108的电布线特征108c可以与衬底102的扇出区域102g的电连接点102f接触。在某些实施例中，衬底102可以包括具有集成部件(包括(但不限于)无线通信)的多层封装组件。衬底102例如可以包括电布线特征(未在图1中示出)，该电布线特征例如是被配置为将电信号传送至与衬底102耦合的半导体器件迹线、焊盘、通孔、过孔或线，或者是对来自与衬底102耦合的半导体器件的电信号进行传送的迹线、焊盘、通孔、过孔或者线。
[0023]第一半导体器件104可以由管芯104d构成，管芯104d可被模塑化合物104e或者相似类型的化合物包封。管芯104d可以表示利用半导体制造技术(例如，结合形成互补金属氧化物半导体(CMOS)器件所使用的薄膜沉积、光刻、刻蚀等)由半导体材料(例如，硅)制造而成的分立产品。在某些实施例中，管芯104d可以包括射频(RF)管芯，或者是其一部分。在某些实施例中，管芯可以包括处理器、存储器、片上系统(SoC)或者专用集成电路(ASIC)，或者是其一部分。
[0024]在某些实施例中，底部填充材料104g (有时称为“密封剂”)可以设置在管芯104d与衬底102之间，以促进粘附并且/或者保护管芯104d和衬底102的特征。底部填充材料104g可以由电绝缘材料组成，并且可以如可见地包封管芯104d和/或管芯级互联结构104h的至少一部分。在某些实施例中，底部填充材料104d与管芯级互联结构104h直接接触。在某些实施例中，底部填充材料104g具有与第一表面102a上的衬底102直接接触的侧 104a0
[0025]管芯104d可以根据各种适当的配置附接到衬底102，所述配置例如包括如所述与倒装芯片配置中的衬底102直接耦合。在倒装芯片配置中，第一侧104f是管芯104d的有源侧，并且包括有源电路(未示出)。利用管芯级互联结构104h(例如，凸块、柱或者也可以使管芯104d与衬底102电耦合的其它适当的结构)，第一侧104f附接到衬底102的表面102a。适当的结构包括(但不限于)微焊球、铜柱、导电粘合剂和非导电粘合剂及其组合。在某些实施例中，可以进行回流以制造连接，随后进行毛细管底部填充或模塑底部填充。可以在某些实施例中使用热压接合或热声波接合。管芯104d的第一侧104f可以包括晶体管器件，并且无源侧/第二侧104c可以被设置为与第一侧/有源侧104f相对，如所示出的。
[0026]管芯104d通常可以包括半导体衬底104d.1、一个或多个器件层(下文的“器件层104d.2”)以及一个或多个互联层(下文的“器件层104d.3”)。在某些实施例中，半导体衬底104d.1基本上例如可以由诸如硅之类的体半导体材料组成。器件层104d.2可以表示诸如晶体管器件之类的有源器件在半导体衬底104