半导体装置及半导体装置的制造方法
【技术领域】
[0001]本发明涉及半导体装置及半导体装置的制造方法。
【背景技术】
[0002]以往，出于功率半导体元件的高可靠性化、小型化以及低成本化的目的，公知有将纵向型功率半导体元件和构成该纵向型功率半导体元件的控制保护用电路(电路部)的横向型半导体元件设置在相同的半导体基板(半导体晶片)上的功率半导体装置(例如，参照下述专利文献1、2)。对于以往的半导体装置的结构，举例说明将输出段用的纵向型η沟道功率M0SFET(Metal Oxide Semiconductor Field Effect Transistor:绝缘棚.型场效应晶体管)和控制电路用的横向型CMOS(Complementary M0S:互补型M0S)设置于相同的半导体基板上的功率半导体装置。
[0003]图25是表示以往的半导体装置的结构的剖视图。图25所示的半导体装置是设置了沟槽栅结构的纵向型MOSFET作为输出段用的纵向型η沟道功率MOSFET 121的功率半导体装置的一个例子。另外，图25中仅示出了互补连接而构成控制电路用的横向型CMOS的横向型P沟道MOSFET 122和横向型η沟道MOSFET中的横向型P沟道MOSFET 122(图26?29也相同)。在纵向型η沟道功率MOSFET 121中，η—型半导体层102作为漂移区发挥作用。在η—型半导体层102的内部选择性地设置有P型基区106。在P型基区106的内部分别选择性地设置有η+型源区107和P+型扩散区108。
[0004]P+型扩散区108作为接触区发挥作用，所述接触区借由在深度方向贯通层间绝缘膜109并到达P+型扩散区108的接触孔IlOa而连接到源电极110，并且将η+型源区107和源电极110进行电连接。另一方面，在构成横向型CMOS的横向型P沟道MOSFET 122中，n-型半导体层102作为基区发挥作用。在η—型半导体层102的内部分别选择性地设置有P+型源区112和P+型漏区113。？+型源区112和P+型漏区113是P+型扩散区(Psd:源区/漏区)，该P+型扩散区通过将隔着栅极绝缘膜114设置在η—型半导体层102上的栅电极115作为掩模并通过离子注入分别自对准地形成于栅电极115的两端部，并且杂质浓度比较高。
[0005]P+型源区112借由在深度方向贯通层间绝缘膜109而到达P+型源区112的接触孔116a连接到作为金属布线层的源电极116，成为横向型P沟道MOSFET 122的源极端子。p+型漏区113借由在深度方向贯通层间绝缘膜109而到达P+型漏区113的接触孔117a连接到作为金属布线层的漏电极117，成为横向型P沟道MOSFET 122的漏极端子。符号101、103?105、111分别为纵向型η沟道功率MOSFET 121的η+型半导体层(漏区)、沟槽、栅极绝缘膜、栅电极以及漏电极。符号120为L0C0S(Local Oxidat1n of Silicon:娃局部氧化)膜。
[0006]接下来，对图25所示的以往的半导体装置的制造方法进行说明。图26?29是表示以往的半导体装置的制造过程中的状态的剖视图。首先，如图26所示，在将n+型半导体层101和η—型半导体层102层叠而成的半导体晶片的正面侧(η—型半导体层10两侧)的纵向型η沟道功率MOSFET 121的形成区域形成由P型基区106、η+型源区107、沟槽103、栅极绝缘膜104以及栅电极105构成的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构。接着，隔着栅极绝缘膜114在半导体晶片的正面上的横向型p沟道MOSFET 122的形成区域形成栅电极115。
[0007]接下来，在半导体晶片的正面上形成从横向型P沟道MOSFET122的与p+型源区112的形成区域对应的部分到与P+型漏区113的形成区域对应的部分为止开口的抗蚀掩模131。接下来，将抗蚀掩模131和栅电极115作为掩模并进行P型杂质的离子注入132，在栅电极115的两端部分别自对准地形成作为P+型源区112和P+型漏区113的P型扩散区(Psd)。然后，在除去抗蚀掩模131后，通过热处理使作为P+型源区112和P+型漏区113的P型扩散区扩散。
[0008]接下来，如图27所示，形成纵向型η沟道功率MOSFET121的与ρ+型扩散区108的形成区域对应的部分开口的抗蚀掩模133。接下来，将抗蚀掩模133作为掩模，并进行P型杂质的离子注入134，在P型基区106的内部形成P+型扩散区108。然后，在除去抗蚀掩模133后，通过热处理使P+型扩散区108扩散。接下来，如图28所示，在半导体晶片的正面上形成层间绝缘膜109。接下来，在层间绝缘膜109上形成与接触孔110a、116a、117a的形成区域对应的部分开口的抗蚀掩模13 5。符号13 5a为抗蚀掩模13 5的开口部。
[0009]接下来，将抗蚀掩模135作为掩模，对层间绝缘膜109进行蚀刻，形成接触孔110a、116a、117a。接下来，如图29所示，在除去抗蚀掩模135后，以埋入接触孔110a、116a、117a的方式形成由铝(Al)构成的金属布线层。接下来，将该金属布线层图案化，并使纵向型η沟道功率MOSFET 121的成为源电极110的部分和横向型ρ沟道MOSFET 122的成为源电极116和漏电极117的部分保留。接下来，在整个半导体晶片的背面(η+型漏区侧的表面)形成纵向型η沟道功率MOSFET 121的作为漏电极的背面电极111。之后，通过将半导体晶片切割(切断)成各自的芯片状，完成图25所示的以往的半导体装置。
[0010]作为纵向型MOSFET单体的制造方法，提出了将MOS型晶体管的接触孔作为掩模进行离子注入而形成高浓度扩散区的方法(例如，参照下述专利文献3)。另外，作为纵向型MOSFET单体的另一个制造方法，提出了如下的方法。在η—型外延层形成有作为背栅区的ρ+型扩散层和作为漏区的η+型扩散层。在作为背栅区的ρ+型扩散层形成有作为源区的η++型扩散层和P++型扩散层。P++型扩散层通过基于接触孔的形状，利用两次离子注入工序而形成，并调整其表面部和深部的杂质浓度(例如，参照下述专利文献4)。
[0011]现有技术文献
[0012]专利文献
[0013]专利文献1:日本特开2002-359294号公报
[0014]专利文献2:日本特开2000-091344号公报
[0015]专利文献3:日本特开2002-057333号公报
[0016]专利文献4:日本特开2007-067127号公报
【发明内容】
[0017]技术问题
[0018]然而，对上述的将纵向型功率半导体元件和电路部设置在相同的半导体基板上的功率半导体装置要求小型化以及低成本化。为了应对该要求，虽然正在研究利用电路部(纵向型功率半导体元件的控制保护用电路)的微细化和通过每单位面积的导通电阻(RonA)减少带来的纵向型功率半导体元件的微细化而实现的芯片尺寸的缩小化，但产生了如下的问题。
[0019]为了使电路部微细化，在减少构成控制电路用的横向型CM O S的横向型ρ沟道MOSFET 122的接触尺寸(金属布线层和ρ+型扩散区的接触面积)的情况下，金属布线层和ρ+型扩散区(即源电极116和ρ+型源区112以及漏电极117和ρ+型漏区113)的接触电阻(即导通电阻)上升等、金属布线层和半导体部的接触性会恶化。因此，为了使电路部微细化，需要用于改善横向型P沟道MOSFET 122的金属布线层和半导体部的接触性的对策，但会产生工序成本增大的新问题。
[0020]另一方面，在纵向型η沟道功率MOSFET121中，如上所述使用抗蚀掩模133而形成ρ+型扩散区108的情况下，产生了如下的问题。图30?32是在以往的半导体装置的制造过程中产生了掩模偏移的状态的剖视图。如图30所示，用于形成ρ+型扩散区108的抗蚀掩模133的开口部133a的位置从预定位置偏移的情况下(在图30中如空心箭头所示向右侧的掩模偏移)，P+型扩散区108基于抗蚀掩模133的偏移量形成在比预定位置更为偏移的位置。
[0021]并且，如图31所示，用于形成接触孔11Oa的抗蚀掩模135的开口部135a的位置在与抗蚀掩模133的开口部133a偏移的方向相反的方向上偏移的情况下(图31中如空心箭头所示向左侧的掩模偏移)，在与P+型扩散区108分开的位置形成有接触孔110a。此时，可能发生由于掩模偏移的程度不同而P+型扩散区108不从接触孔IlOa露出的情况下。在该情况下，如图32所示，由于源电极110(金属布线层)和ρ+型扩散区108不接触(符号141表示的部分)，所以金属布线层和半导体部的接触性恶化。
[0022]因此，为了使源电极110和ρ+型扩散区108接触，需要利用确保了用于形成ρ+型扩散区108的抗蚀掩模133和用于形成接触孔IlOa的抗蚀掩模135的偏移的幅度的元件尺寸进行元件设计。具体而言，例如需要将接触孔IlOa的宽度(沟槽103并列方向的宽度，以下简称为宽度)设为加和相对于掩模偏移的幅度后得到的较大的宽度。然而，特别是在单元节距、接触尺寸小的沟槽栅结构的纵向型MOSFET中，确保相对于掩模偏移的幅度是促进进一步微细化的障碍。
[0023]本发明为了消除上述现有技术带来的问题，目的在于提供一种金属布线层和半导体部的接触性好，并且能够实现微细化的半导体装置及半导体装置的制造方法。
[0024]技术手段
[0025]为了解决上述的课题，实现本发明的目的，本发明的半导体装置是在相同的半导体基板上具备纵向型半导体元件和横向型半导体元件的半导体装置，具有以下的特征。上述纵向型半导体元件具有:第二导电型的第一半导体区域、第一导电型的第二半导体区域、第二导电型的第一扩散区、第一栅极绝缘膜以及第一栅电极。上述第一半导体区域选择性地设置于构成第一导电型的半导体层的上述半导体基板的一个面的表面层。上述第二半导体区域选择性地设置于上述第一半导体区域的内部。上述第一扩散区选择性地设置于上述第一半导体区域的内部。上述第一扩散区的杂质浓度比上述第一半导体区域的杂质浓度高。上述第一栅极绝缘膜在上述半导体层与上述第二半导体区域之间与上述第一半导体区域接触。上述第一栅电极与上述第一栅极绝缘膜接触。上述横向型半导体元件具有:第二导电型的第三半导体区域、第二导电型的第四半导体区域、第二导电型的第二扩散区、第二导电型的第三扩散区、第二栅极绝缘膜以及第