4、15的形成区域对应的部分开口的抗蚀掩模33。接下来，将抗蚀掩模33作为掩模，并进行ρ型杂质的离子注入34，在ρ型基区6的内部形成P+型扩散区8，并且在ρ+型源区12和ρ+型漏区13的内部分别形成ρ+型扩散区14、15。即，作为纵向型η沟道功率MOSFET 21的接触区发挥作用的ρ+型扩散区8和作为横向型ρ沟道MOSFET 22的接触区发挥作用的ρ+型扩散区14、15通过相同的离子注入34而形成。并且，在除去抗蚀掩模33后，通过热处理使ρ+型扩散区8、14、15扩散。
[0111]接下来，如图4所示，在半导体晶片的整个正面例如形成BPSG(Borc) PhosphoSilicate Glass:硼磷娃玻璃)等层间绝缘膜9。接下来，在层间绝缘膜9上形成与接触孔10a、18a、19a的形成区域对应的部分开口的抗蚀掩模35。接下来，将抗蚀掩模35作为掩模，对层间绝缘膜9进行蚀刻，形成接触孔10a、18a、19a。并且，除去抗蚀掩模35。由此，在接触孔10a、18a、19a分别露出ρ+型扩散区8、14、15。
[0112]接下来，如图5所示，以埋入接触孔10a、18a、19a的方式形成例如由铝和硅的合金(Al-Si)构成的金属布线层。接下来，对该金属布线层进行图案化，使纵向型η沟道功率MOSFET 21的成为源电极1的部分和横向型ρ沟道MOSFET 22的成为源电极18和漏电极19的部分保留。接下来，在整个半导体晶片的背面(η+型半导体层I侧的表面)形成纵向型η沟道功率MOSFET 21的作为漏电极的背面电极11。之后，通过将半导体晶片切割(切断)成各个芯片状，完成图1所示的半导体装置。
[0113]如上所述，根据实施方式I，在将输出段元件和用于控制该输出段元件的电路部设置在相同的半导体基板上的半导体装置中，通过在构成电路部的横向型P沟道MOSFET的Psd(P+型源区和P+型漏区)的内部形成P+型扩散区，能够使Psd部分成为高杂质浓度，所以即使在使将金属布线层和Psd连接的接触孔的宽度变窄而实现微细化的情况下，也能够提高金属布线层和Psd的接触性。因此，在构成电路部的横向型ρ沟道MOSFET中，能够使将金属布线层和Psd连接的接触孔的宽度变窄而使单元节距微细化。由此，能够实现半导体晶片的缩小化。
[0114]具体而言，在实施方式I中，与以往比较，能够将例如掩模上的尺寸微细化至以下的值。在以往的半导体装置中，将接触孔的宽度设为2.Ομπι，将栅电极和接触孔之间的距离与接触孔和LOCOS膜之间的距离分别设为1.5μπι和2.Ομπι。相对于此，在实施方式I中，能够将接触孔的宽度设为0.7μπι，将栅电极和接触孔之间的距离与接触孔和LOCOS膜之间的距离分别设为1.Ομπι和2.Ομπι。这样，在实施方式I中，能够将构成电路部的横向型P沟道MOSFET的接触孔的宽度设为比以往窄。
[0115]另外，根据实施方式I，通过将作为输出段元件的纵向型η沟道功率MOSFET设为沟槽栅结构，能够实现比将作为输出段元件的纵向型η沟道功率MOSFET设为平面栅结构的情况更为微细化，还能够实现半导体晶片的缩小化。另外，根据实施方式1，能够将形成在横向型P沟道MOSFET的Psd的内部的P+型扩散区与作为输出段元件的纵向型η沟道功率MOSFET的成为接触区的P+型扩散区同时地通过离子注入而形成，所以不需要额外增加用于形成横向型P沟道MOSFET的Psd内部的ρ+型扩散区的新工序。因此，能够防止成本增加。
[0116](实施方式2)
[0117]接下来，对实施方式2的半导体装置的制造方法进行说明。图6是表示实施方式2的半导体装置的结构的剖视图。图7?16是表示实施方式2的半导体装置的制造过程中的状态的剖视图。应予说明，虽然将图6所示的纵向型η沟道功率MOSFET 21和由图7?16所示的制造工序制成(制造)的纵向型η沟道功率MOSFET 21通过若干不同的剖面结构而示出，但表示相同的纵向型η沟道功率MOSFET 21。实施方式2的半导体装置的制造方法与实施方式I的半导体装置的制造方法的不同点在于在层间绝缘膜9形成接触孔10a、18a、19a后，借由接触孔10a、18a、19a(将层间绝缘膜9作为掩模)进行ρ型杂质的离子注入49而形成ρ+型扩散区28、24、25。
[0118]具体而言，首先，如图7所示，准备将n+型半导体层I和η—型半导体层2层叠而成的半导体晶片(外延片)。接下来，在半导体晶片的正面(η—型半导体层2侧的表面)上形成例如由热氧化膜(S12膜)(或者将热氧化膜和硅氮化膜(SiN膜)依次层叠而成的层叠膜)构成的保护膜(未图示)。接下来，通过光刻和蚀刻选择性地除去保护膜，使纵向型η沟道功率MOSFET21的与沟槽3的形成区域对应的部分露出。接下来，将保护膜的剩余部分作为掩模进行蚀亥IJ，形成纵向型η沟道功率MOSFET 21的沟槽3。然后，除去用于形成沟槽3的保护膜。
[0119]接下来，如图8所示，在半导体晶片的正面堆积硅氮化膜(未图示)，通过光刻和蚀刻选择性地除去硅氮化膜，使与LOCOS膜20的形成区域对应的部分露出。接下来，将硅氮化膜的剩余部分作为掩模，通过LOCOS技术，对从硅氮化膜的开口部露出的硅(Si)部进行热氧化而局部地形成作为LOCOS膜20的氧化膜(S12膜)。通过该LOCOS膜20，能够使纵向型η沟道功率MOSFET 21的形成区域与横向型ρ沟道MOSFET 22的形成区域分开。然后，除去用于形成LOCOS膜20的硅氮化膜。
[0120]接下来，如图9所示，对从半导体晶片的正面露出的硅部进行热氧化，沿半导体晶片的正面和沟槽3的内壁形成氧化膜(S12膜)41。接下来，在半导体晶片的正面上，以埋入到沟槽3的内部的方式例如形成多晶硅(poly-Si)层42。接下来，如图10所示，通过光刻和蚀刻对多晶硅层42进行图案化，使纵向型η沟道功率MOSFET 21的成为栅电极5的部分和横向型P沟道MOSFET 22的成为栅电极17的部分保留。并且，通过蚀刻对氧化膜41进行图案化，使纵向型η沟道功率MOSFET 21的成为栅极绝缘膜4的部分和横向型ρ沟道MOSFET 22的成为栅极绝缘膜16的部分保留。
[0121]接下来，如图11所示，在半导体晶片的正面形成纵向型η沟道功率MOSFET21的与ρ型基区6的形成区域对应的部分开口的抗蚀掩模43。接下来，将抗蚀掩模43作为掩模，并进行P型杂质的离子注入44，形成纵向型η沟道功率MOSFET 21的ρ型基区6。接下来，在除去抗蚀掩模43后，通过热处理，使纵向型η沟道功率MOSFET 21的ρ型基区6扩散。接下来，如图12所示，在半导体晶片的正面上，形成从横向型P沟道MOSFET 22的与ρ+型源区12的形成区域对应的部分直到与P+型漏区13的形成区域对应的部分为止开口的抗蚀掩模45。
[0122]接下来，将抗蚀掩模45和栅电极17作为掩模，并进行ρ型杂质的离子注入46，在横向型P沟道MOSFET 22的栅电极17的两端部分别自对准地形成作为ρ+型源区12和ρ+型漏区13的P+型扩散区(Psd)。并且，除去抗蚀掩模45。接下来，如图13所示，在半导体晶片的正面，形成纵向型η沟道功率MOSFET 21的与η+型源区7的形成区域对应的部分开口的抗蚀掩模47。接下来，将抗蚀掩模47作为掩模，并进行η型杂质的离子注入48，形成纵向型η沟道功率MOSFET 21的η+型源区7。
[0123]接下来，在除去抗蚀掩模47后，通过热处理使纵向型η沟道功率M0SFET21的η+型源区7和横向型ρ沟道MOSFET 22的ρ+型源区12以及ρ+型漏区13扩散。接下来，如图14所示，在半导体晶片的整个正面形成例如BPSG等层间绝缘膜9。接下来，如图15所示，通过光刻和蚀刻选择性地除去层间绝缘膜9，形成在深度方向贯通层间绝缘膜9的接触孔10a、18a、19a。由此，P型基区6、p+型源区12以及ρ+型漏区13分别从接触孔10a、18a、19a露出。
[0124]接下来，如图16所示，借由接触孔10a、18a、19a(将层间绝缘膜9作为掩模)向硅部进行P型杂质的离子注入49，在ρ型基区6的内部形成ρ+型扩散区28，并且在ρ+型源区12和ρ+型漏区13的内部分别形成ρ+型扩散区24、25(所谓的掺杂植入方式)。由此，成为如下状态，ρ+型扩散区28、24、25分别自对准地直接形成在接触孔10a、18a、19a的正下方，ρ+型扩散区28、24、25分别从接触孔10&、18&、19&露出。这些?+型扩散区28、24、25分别形成为例如与接触孔10a、18a、19a几乎相同的宽度。接下来，通过热处理使ρ+型扩散区28、24、25扩散。
[0125]接下来，以埋入接触孔10a、18a、19a的方式形成金属布线层(未图示)。接下来，对该金属布线层进行图案化，使纵向型η沟道功率MOSFET 21的成为源电极10的部分和横向型P沟道MOSFET 22的成为源电极18和漏电极19的部分残留。接下来，在半导体晶片的整个背面U+型半导体层I侧的表面)形成纵向型η沟道功率MOSFET 21的成为漏电极的背面电极
11。之后，通过将半导体晶片切割(切断)成各芯片状，完成图6所示的半导体装置。
[0126]如上所述，通过借由接触孔10a、18a、19a而形成ρ+型扩散区28、24、25，能够分别使各金属布线层可靠地接触到P+型扩散区28、24、25。因此，能够提高纵向型η沟道功率MOSFET21和横向型ρ沟道MOSFET 22的接触性。另外，由于不需要考虑用于形成ρ+型扩散区28、24、25的掩模和用于形成接触孔的掩模(即层间绝缘膜9)的掩模偏移，所以能够实现纵向型η沟道功率MOSFET 21和横向型ρ沟道MOSFET 22的微细化。其理由如下。
[0127]图17?19是在实施方式2的半导体装置的制造过程中产生了掩模偏移的状态的剖视图。图20是表示实施方式2的半导体装置的制造中使用的掩模的掩模图案的说明图。图21是表示以往的半导体装置(参照图25)的制造中使用的掩模的掩模图案的说明图。图20、21中(a)是表示用于形成纵向型η沟道功率MOSFET的接触孔的掩模图案的俯视图。具体而言，图20(a)是图16的俯视图，图21 (a)是图28的俯视图。图20、21中(b)是表示使用(a)的掩模图案而制成的纵向型η沟道功率MOSFET的剖面结构的剖视图。
[0128]首先，在图25所示的以往的半导体装置的制造方法中，如上所述，对用于