方面是关于一种功率电路的封装结构，包含一集成电路芯片、一第一常通式开关、一第二常通式开关及一电容器。第一常通式开关包含一第一端、一第二端及一控制端，其中第一常通式开关的控制端形成一第一接脚。第二常通式开关包含一第一端、一第二端及一控制端，其中第二常通式开关的第一端电性耦接至第一常通式开关的第二端以形成一第二接脚，且第二常通式开关的控制端形成一第三接脚。电容器包含一第一端及一第二端，其中电容器的第一端电性耦接至第一常通式开关的第一端以形成一第四接脚，且电容器的第二端电性耦接至第二常通式开关的第二端以形成一第五接脚。第一常通式开关及第二常通式开关紧邻配置并集成于集成电路芯片中。第一接脚及第三接脚分别用以接收一第一控制信号及一第二控制信号，且第二接脚、第四接脚及第五接脚用以与一外部电路连接。
[0069]依据本发明一实施例，电容器堆叠于集成电路芯片上并与集成电路芯片紧邻集成。
[0070]依据本发明一实施例，封装结构还包含一第三常通式开关及一第四常通式开关。第三常通式开关包含一第一端、一第二端及一控制端，其中第三常通式开关的控制端形成一第六接脚，第一端与第四接脚电性耦接。第四常通式开关包含一第一端、一第二端及一控制端，其中第四常通式开关的第一端电性耦接至第三常通式开关的第二端以形成一第七接脚。第二端与第五接脚电性耦接，且第四常通式开关的控制端形成一第八接脚。第三常通式开关及第四常通式开关形成于集成电路芯片中。第六接脚及第八接脚分别用以接收一第三控制信号及一第四控制信号。
[0071]依据本发明一实施例，其中第三常通式开关及第四常通式开关相邻配置并集成于集成电路芯片。
[0072]依据本发明一实施例，其中电容器堆叠于集成电路芯片上并与集成电路芯片紧邻集成。
[0073]依据本发明一实施例，封装结构还包含一第一常闭式开关及一第二常闭式开关，其中第一常闭式开关与第二常闭式开关集成为一半导体结构，半导体结构集成于集成电路芯片中。
[0074]依据本发明一实施例，还包含一电容器，其中电容器堆叠于半导体结构上。
[0075]依据本发明一实施例，其中第一常闭式开关与第二常闭式开关组成一图腾柱(totem pole)结构。
[0076]依据本发明一实施例，其中第一常通式开关、第二常通式开关、第三常通式开关及第四常通式开关中任一者包含碳化硅接面场效晶体管(SiC JFET)或氮化镓接面场效晶体管(GaN JFET)。
[0077]依据本发明一实施例，其中第一常通式开关及第二常通式开关中任一者包含碳化硅接面场效晶体管(Sic JFET)或氮化镓接面场效晶体管(GaN JFET)。
[0078]依据本发明一实施例，其中芯片包括一娃(Si)基板或一碳化娃(SiC)基板。
[0079]依据本发明一实施例，其中硅(Si)基板或碳化硅(SiC)基板与第四接脚、第五接脚或一地端电性耦接。
【附图说明】
[0080]为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下:
[0081]图1A?图1C为绘示一种传统降压式电路的示意图；
[0082]图2A为根据本发明第一实施例绘示一种功率电路的示意图；
[0083]图2B为根据本发明第二实施例绘示一种功率电路的示意图；
[0084]图2C为根据本发明第三实施例绘示一种功率电路的示意图；
[0085]图2D为根据本发明第四实施例绘示一种功率电路的示意图；
[0086]图2E为根据本发明第五实施例绘示一种功率电路的示意图；
[0087]图2F为根据本发明第六实施例绘示一种功率电路的示意图；
[0088]图2G为根据本发明第七实施例绘示一种功率电路的示意图；
[0089]图2H为根据本发明第八实施例绘示一种功率电路的示意图；
[0090]图21为根据本发明第九实施例绘示一种功率电路的示意图；
[0091]图2J为根据本发明第十实施例绘示一种功率电路的示意图；
[0092]图2K为根据本发明第i^一实施例绘示一种功率电路的示意图；
[0093]图3A为根据本发明实施例绘示一种功率电路的控制方法的流程图；
[0094]图3B为根据本发明实施例绘示一种功率电路的示意图；
[0095]图3C为根据本图3B绘示一种功率电路的控制时序图；
[0096]图3D为根据本发明实施例绘示一种功率电路的示意图；
[0097]图3E为根据图3D绘示一种功率电路的控制时序图；
[0098]图4A为根据本发明实施例绘示一种电源系统的示意图；
[0099]图4B为根据本发明第十二实施例绘示一种准级联功率单元的示意图；
[0100]图4C为根据本发明第十三实施例绘示一种功率电路的示意图；
[0101]图4D为根据本发明第十四实施例所绘示一种准级联功率单元的示意图；
[0102]图4E为根据本发明第十五实施例所绘示一种准级联功率单元的示意图；
[0103]图4F为根据本发明实施例所绘示一种电源系统的电路示意图；
[0104]图4G为根据本发明第十六实施例所绘示一种变换单元的示意图；
[0105]图4H为根据本发明第十七实施例所绘示一种变换单元的示意图；
[0106]图41为根据本发明第十八实施例所绘示一种变换单元的示意图；
[0107]图4J为根据本发明第十九实施例所绘示一种准变换单元的示意图；
[0108]图4K为根据本发明第二十实施例所绘示一种变换单元的示意图；
[0109]图4L为根据本发明第二十一实施例所绘示一种变换单元的示意图；
[0110]图4M为根据本发明第二十二实施例所绘示一种变换单元的示意图；
[0111]图4N为根据本发明第二十三实施例所绘示一种变换单元的示意图；
[0112]图40为根据本发明第二十四实施例所绘示一种变换单元的示意图；
[0113]图5A为根据本发明第二十五实施例绘示一种功率电路的封装结构的剖面图；
[0114]图5B为根据本发明第二十六实施例绘示一种功率电路的封装结构的剖面图；
[0115]图5C为根据本发明第二十七实施例绘示一种功率电路的封装结构的剖面图；
[0116]图为根据本发明第二十八实施例绘示一种功率电路的封装结构的剖面图；
[0117]图5E为根据本发明第二十九实施例绘示一种功率电路的封装结构的剖面图；
[0118]图5F为根据本发明第三十实施例绘示一种功率电路的封装结构的剖面图；
[0119]图6A为根据本发明第三i^一实施例绘示一种功率电路的示意图；
[0120]图6B为根据图6A绘示一种功率电路的封装结构的剖面图；
[0121]图6C为根据图6A绘示一种功率电路封装的俯视图；
[0122]图6D为根据本发明第三十二实施例绘示一种功率电路的示意图；
[0123]图6E为根据图6D绘示一种功率电路封装的剖面图；
[0124]图6F为根据图6D绘示一种功率电路封装的俯视图；
[0125]图6G为根据本发明图6D绘示一种功率电路封装的剖面图；以及
[0126]图6H为根据本发明图6G绘示一种功率电路封装的剖面图。
【具体实施方式】
[0127]本揭示的内容可透过以下实施例来解释，但揭示的实施例并非用以限制本发明必须在如以下实施例中所述的任何特定的环境、应用或方式方能实施。因此，以下实施例的说明仅在于阐释本发明，而非用以限制本发明。在以下实施例及附图中，与本发明非直接相关的元件已省略而未绘示，且绘示于附图中的各元件之间的尺寸比例仅为便于理解，而非用以限制为本发明实际的实施比例。
[0128]关于本文中所使用的“第一”、“第二”、…等，并非特别指称次序或顺位的意思，亦非用以限定本案，其仅为了区别以相同技术用语描述的元件或操作。
[0129]关于本文中所使用的“电性耦接”，可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，而“电性耦接”还可指二或多个元件相互操作或动作。
[0130]图2A为依据本发明第一实施例绘示的一种功率电路10a的示意图。
[0131]如图2A所示,功率电路10a包含准级联功率单元110a。准级联功率单元IlOa包含常通式(Normally on)开关101、常闭式(Normally off)开关103、控制单元105、第一开关单元SI及第二开关单元S2。
[0132]于本实施例中，常通式开关101包含第一端Q1P1、第二端Q1P2及控制端Q1P3。常闭式开关103包含第一端QLP1、第二端QLP2及控制端QLP3，且常闭式开关103是以串联方式电性耦接至常通式开关101，常通式开关101的第二端Q1P2电性耦接至常闭式开关103的第一端QLPI。
[0133]此外，控制单元105包含第一端P1、第二端P2、第三端P3及第四端P4。控制单元105的第三端P3及第一端Pl分别电性耦接常通式开关101的控制端Q1P3及常闭式开关103的控制端QLP3。控制单元105的第四端P4电性耦接常闭式开关103的第二端QLP2。
[0134]第一开关单元SI及第二开关单元S2分别包含第一端及第二端。第一开关单元SI的第一端电性耦接至常通式开关101的控制端Q1P3，第一开关单元SI的第二端电性耦接至常闭式开关103的第二端QLP2。第二开关单元S2的控制端电性耦接至控制单元105的第二端P2，第二开关单元S2的第一端电性耦接至常通式开关101的第二端Q1P2。第二开关单元S2的控制端用以接收控制单元105传送的控制信号。
[0135]其次，常闭式开关103可为晶体管QL，其中晶体管QL可为金属氧化半导体场效晶体管(MOSFET)或绝缘栅晶体管(IGBT)。换句话说，常闭式开关103的第一端QLPl可为晶体管QL的漏极(drain electrode)。常闭式开关103的第二端QLP2可为晶体管QL的源极(source electrode)。常闭式开关103的控制端QLP3可为晶体管QL的栅极(gateelectrode)。
[0136]另一方面，常通式开关101为晶体管Q1，其中晶体管Ql可为碳化硅接面场效晶体管(SiC JFET)或氮化镓接面场效晶体管(GaN JFET)。换句话说，常通式开关101的第一端QlPl可为晶体管Ql的漏极。常通式开关101的第二端Q1P2可为晶体管Ql的源极。常通式开关101的控制端Q1P3可为晶体管Ql的栅极。
[0137]在没有控制信号时，常通式开关101处于导通状态，此时如仅有常通式开关101将导致功率电路10a失控。因此，当无控制信号时，需使用常闭式开关103来保证功率电路10a的安全。此外，当控制信号工作时，常通式开关101是可以依需要自主开关工作。
[0138]因此，本发明的主要概念在于，在无控制信号时，利用相对低压的常闭式开关103来协助至少一相对高压的常通式开关101的可靠关断。此外，在控制信号工作时，仅常通式开关101进行高频开关工作，而常闭式开关103保持导通状态。
[0139]如图2A所示，常通式开关101与常闭式开关103串联连接，控制单元105输出控制信号控制常通式开关101及常闭式开关103的导通及关断。电压源Ncc连接到控制单元105，为控制单元105提供供电电压源。常通式开关101为常通式高压元件，例如:耐压600伏特(V)的碳化硅接面场效晶体管(SiC JFET)或氮化镓接面场效晶体管(GaN JFET)等；常闭式开关103为常闭型低压元件，例如:耐压40伏特的金属氧化半导体场效晶体管(MOSFET)或绝缘栅晶体管(IGBT)等。需说明的是，上述晶体管可为P型或N型。
[0140]举例而言,常通式开关101可为碳化娃(SiC)晶体管。控制端Q1P3为晶体管的栅极，第二端Q1P2为晶体管的源极，其栅极到源极之间的信号设定为跨压VGS1，当跨压VGSl为O伏特或者正电压时，晶体管导通；相反地，为负电压时，晶体管关断。常闭式开关103中晶体管的栅极到源极之间的信号设定为跨压VGSL，控制单元105输出控制信号以控制跨压VGSL及跨压VGSl。
[0141]此外，当常闭式开关103具有第一耐压，且常通式开关101具有第二耐压时，常闭式开关103的第一耐压低于常通式开关101的第二耐压的50%。
[0142]需说明的是，常通式开关101与常闭式开关103串联耦接的电路结构可称为准级联(Quas1-Cascade)结构。于操作上，当常通式开关101需要长期关断时，即希望常通式开关101较长时间承受高压(例如:400伏特)阻断时，常闭式开关103关断。当准级联结构需要开关工作时，即希望常闭式开关103 —直处于导通状态，常通式开关101依高频控制信号而导通或关断。
[0143]这样一来，既实现了用低压元件来使常通型器件可靠操作的初衷，也由于在高频工作时，低压元件处于常通状态，使得整体的驱动损耗降低、反向恢复损耗减少甚至为零。此外，由于常通式开关101直接接收驱动信号，传递函数简单，更易实现达成最优性能，力口上后续谈及的应用回路电感也会因为低压元件于常通工作情况下而明显降低，使得前述的缺点全部被有效弥补。
[0144]需说明的是，通过常通式开关101与常闭式开关103串联耦接构成的准级联(Quas1-Cascade)结构,可使用低频(例如:直流或10Hz以下)的工作元件(例如:常闭式开关103)来协助高频(例如:10KHZ以上)的工作元件(例如:常通式开关101)可安全地启动和保护。
[0145]于本实施例中，常通式开关101可以为氮化镓(GaN)接面场效晶体管或碳化硅接面场效晶体管(SiC JFET)，且常闭式开关103可以为金属氧化半导体晶体管(MOS)或绝缘栅晶体管(IGBT)。需说明的是，上述仅是用以说明本发明的一种实施方式，然非用以限制本发明。
[0146]图2B?图2K所示的功率电路与图2A所示的功率电路相似，因此以下仅描述其中差异，图2B?图2K所包含与图2A所示的相同的元件及说明将不再赘述。
[0147]图2B是依据本发明第二实施例绘示的一种功率电路10b的示意图。如图2B所示，功率电路10b包含准级联功率单元110b。准级联功率单元IlOb包含常通式开关101、常闭式开关103、控制单元105、第一开关单元SI及第二开关单元S2。
[0148]于本实施例中，如图2B所示，控制单元105包含第一控制器105a及第二控制器105b。第一控制器105a包含第一端及第二端,第二控制器105b包含第一端及第二端。第一控制器105a的第一端及第二端分别为控制单元105的第一端Pl及第四端P4，且第二控制器105b的第一端及第二端分别为控制单元105的第三端P3及第二端P2。
[0149]第一控制器105a可于第一端Pl输出切换(On/Off )信号EN控制常闭式开关103,第二控制器105b可于第三端P3输出开关信号控制常通式开关101。于本实施例中，当常闭式开关103接收开关信号而导通时，常通式开关101接收高频开关信号而工作于一高频开关状态。
[0150]举例而言，当无控制信号时，晶体管Ql保持导通。当第一开关单元SI导通且第二开关单元S2关断时，第二控制器105b将无法控制晶体管Ql的栅极与源极电位差，即第二控制器105b无法控制常通式开关101。此外，当第一开关单元SI关断且第二开关单元S2导通时，第一控制器105a输出控制电压使晶体管QL持续维持在导通状态，且第二控制器105b输出高频开关信号至晶体管Ql使得晶体管Ql工作于高频开关状态。
[0151]图2C是依据本发明第三实施例绘示的一种功率电路10c的示意图。如图2C所示，相较于图2B，功率电路10c还包括电阻器R1，其中电阻器Rl电性耦接于常闭式开关103的控制端QLP3及第二端QLP2之间。
[0152]举例而言，晶体管QL的栅极及源极之间耦接电阻器R1，在电压源Vcc未提供电压之前可确保晶体管QL处于关断的状态。此外，由于电阻器Rl的选用需要兼顾效果和损耗，因此电阻器Rl的阻值可在100欧姆与1000000 (IM)欧姆之间。
[0153]另外，第一开关单元SI可以包括主动开关元件，也可以包括被动开关元件。举例而言，如图2C所示，第一开关单元SI可为二极管D1，其中第一开关单元SI的第一端为二极管Dl的阳极，第一开关单元SI的第二端为二极管Dl的阴极，在此情形下，第一开关单元SI可以不受控制单元105的控制。于另一实施例中，第一开关单元SI可以包括主动开关元件，上述主动开关元件的控制端接受自控制单元105的第一端Pl输出的切换(On/Off)信号EN。
[0154]图2D是依据本发明第四实施例绘示的一种功率电路10d的示意图。如图2D所示，与图2C不同之处在于，功率电路10d还包含二极管D2。二极管D2的阳极电性耦接控制单元105的一端，且二极管D2的阴极电性耦接常通式开关101的第二端Q1P2。如此一来，二极管D2可作为导通控制单元105与晶体管Ql的第二端Q1P2的元件，以使第二开关单元S2不再受控制单元105输出的控制信号控制。
[0155]图2E是依据本发明第五实施例绘示的一种功率电路10e的示意图。如图2E所示，功率电路10e的第二开关单元S2包含第一常闭式开关SD1、第二常闭式开关SD2及第三常闭式开关SD3及电压源VDD。
[0156]举例而言，第一常闭式开关SDl及第三常闭式开关SD3可以是P型金属氧化半导体场效晶体管(P MOSFET),且第二常闭式开关SD2可以是N型金属氧化半导体场效晶体管(N M0SFET)。在此情形下，第一常闭式开关SD1、第二常闭式开关SD2及第三常闭式开关SD3中每一者包含源极、漏极及栅极。第三常闭式开关SD3的栅极自控制单元105的第一端Pl接收切换信号EN，且第一常闭式开关SDl的栅极及第二常闭式开关SD2的栅极自控制单元的第二端P2接收驱动信号。此外，电压源VDD的负极电性耦接至控制单元105的第三端P3，且电压源VDD的正极电性耦接至第一常闭式开关SDl的源极。
[0157]其次，于本实施例中，第一常闭式开关SDl与第二常闭式开关SD2组成图腾柱(Totem Pole)控制电路，并与常通式开关101电性耦接。第三常闭式开关SD3用以控制第一常闭式开关SDl及/或第二常闭式开关SD2的工作状态。
[0158]举例而言，当第三常闭式开关SD3的栅极接收低电位信号时，第三常闭式开关SD3导通，借此控制第二常闭式开关SD2，使第二常闭式开关SD2处于关断的状态。如此一来，常通式开关101就不会因为控制单元105的状态变化而通过第二常闭式开关SD2的开启而导通。此时，常通式开关101是处于关断的状态。
[0159]再者，可透过导通第一常闭式开关SD1，且通过电压源VDD使常通式开关101处于关断状态。或者是，在电压源VDD未提供电压时，用串联结构的工作原理，提升常闭式开关103的第一端QLPl及第二端QLP2之间的跨压，使常通式开关101关断。因此，即可实现在电压源VDD未提供电压时，保证常通式开关101处于关断的状态。此外，为了确保实现上述控制情况，第二常闭式开关SD2可以N型元件来实现，以具有较佳的功效。
[0160]其次，当第三常闭式开关SD3的栅极接收高电位信号时，第三常闭式开关SD3会处于关断的状态，且失去对其他元件的控制能力。在此情形下，控制单元105可以选择性地透过第一常闭式开关SDl及第二常闭式开关SD2来控制常通式开关101处于导通或关断的状态。
[0161]图2F是依据本发明第六实施例绘示的一种功率电路10f的示意图。如图2F所示，第二开关单元S2包含第一常