为负的变化电压，例如:400伏特的直流上有40伏特的交流扰动等，而不一定是稳定的直流。
[0217]接着，于时间点tl?t2，系统电源上电，电压源Vbus开始建立。此时，电压源Vbus低于晶体管Ql的电压阀值。由于电压源Vcc没有建立，切换信号EN及跨压VGSL被电阻器Rl确保为低电位信号，因此为关断信号。
[0218]需说明的是，晶体管Ql的电压阀值为负电压，当电压值低于上述负电压值时(即，更小于上述负电压)，晶体管Ql完全关断；相反地，当电压值高于晶体管Ql的电压阀值时，则晶体管Ql开始导通。
[0219]此外，切换信号EN为晶体管QL的驱动信号，作为工作状态的切换信号。此外，切换信号EN也可以同时作用于控制单元105及控制单元107，以得更优效果。为保证电路可靠地工作，可以在晶体管QL栅极和源极之间并联电阻Rl以保证切换信号EN为低电位而保证晶体管QL在电压源Vcc未建立时处于关断状态。电阻Rl需要兼顾效果和损耗，为100欧姆以上1000000 (IM)欧姆以下。
[0220]其次，由于晶体管Q1、晶体管Q2有导通的初始态，而晶体管QL处于关断的状态，电压源Vbus几乎全部降在晶体管QL的漏极与源极之间，即晶体管QL的漏极与源极之间的跨压VDSL约等于电压源Vbus。
[0221]需说明的是，跨压VDSL为晶体管QL的漏极到源极之间的电压。由于串联在晶体管Ql的驱动回路中，其工作状态会影响晶体管Ql的驱动电压。
[0222]假设二极管Dl为理想二极管，跨压VGSl也就等于负的跨压VDSL亦约等于负的电压源Vbus。由于电压源Vbus的幅值低于晶体管Ql的电压阀值，因此晶体管Ql保持导通的状态。
[0223]在第二时段(时间点t2?t6)内，于第三时间点t2至第六时间点t5之间，控制常通式开关1lb导通，且于第六时间点t5至第七时间点t6之间，控制常通式开关1lb关断。
[0224]具体而言，于时间点t2?t3，电压源Vbus的电位超过晶体管Ql的电压阀值。此时，晶体管Ql开始工作，跨压VGSl被稳定在晶体管Ql的电压阀值上，也就说跨压VDSL随着电压源Vbus上升超过晶体管Ql的电压阀值后，使得晶体管Ql保持关断状态。
[0225]由于跨压VDSL不变，剩下的电压就由晶体管Ql承担，即晶体管Ql的源极与漏极之间的跨压VDSl等于电压源Vbus加上晶体管Ql的电压阀值(晶体管Ql的电压阀值为负电压)，因此跨压VDSl小于电压源Vbus。
[0226]此外，于时间点t2?t4，电压源Vcc根据实际设计状况，可在时间点t2?t3或者时间点t3?t4之间合适的时段建立。
[0227]之后，于时间点t4?t6，电压源Vcc建立后，控制单元105和控制单元107即有能力，依照切换信号EN的信号状态，发出关断信号给晶体管Ql和晶体管Q2。控制单元105和控制单元107分别产生的跨压VGSl和跨压VGS2的绝对值要大于晶体管Ql的电压阀值，以保证晶体管Ql处于完全关断的状态。因此，二极管Dl不再需要处于导通状态，晶体管Ql就将控制权交给控制单元105。
[0228]需说明的是，跨压VGSl为晶体管Ql的栅极和源极之间的电压。当电压为零或者为正电压时，晶体管Ql处于导通状态；反之，当电压为负电压时，晶体管Ql处于关断状态。类似地，跨压VGS2为晶体管Q2的栅极和源极之间的电压。当电压为零或者为正电压时，晶体管Q2处于导通状态；反之，当电压为负电压时，晶体管Q2处于关断状态。
[0229]由于晶体管Ql和Q2完全处于关断的状态，跨压VDSl和跨压VDS2就会重新分配，如果时间足够，电路对称，两者之间的电压差降为很小，接近电压源Vbus减去跨压VDSL的一半。需说明的是，跨压VDSl及跨压VDS2分别为晶体管Ql的漏极与源极间的电压及晶体管Q2的漏极与源极之间的电压。当导通时，电压接近于零，当关断时，电压受外界决定。
[0230]由于晶体管Ql、Q2单独有能力承受电压源Vbus，两者并非必须在此期间同时关断。只是两者均处于关断的状态会比较容易设计时序，以保证安全。
[0231]在第三时段(时间点t6?t8)内，控制常通式开关1lb工作在一高频开关状态。
[0232]于时间点t6?t8，控制单元105控制晶体管Ql及晶体管Q2。由于控制单元105和控制单元107已经有能力控制晶体管Ql及晶体管Q2，因此不需要晶体管QL协助使晶体管Ql及晶体管Q2关断。将切换信号EN及跨压VGSL设置为导通信号，使得晶体管QL处于常通状态。切换信号EN同时给予控制单元105和控制单元107，因此晶体管Ql及晶体管Q2分别接收到控制单元105及控制单元107给予的第一信号Sinl和第二信号Sin2的控制信号。由于晶体管QL处于常通状态，传统准级联结构因晶体管QL而导致的大控制损耗及反向恢复损耗问题均被消除。
[0233]在第四时段(时间点t8?tlO)内，于第九时间点t8至第十时间点t9之间，控制常通式开关1lb关断，且于第十时间点t9至第i^一时间点tlO之间，控制常通式开关1lb导通。
[0234]具体而言，于时间点t8?t9，通过检测到输入电源关断或者电路不应该继续高频工作后，将切换信号EN及跨压VGSL的信号重新设置为关断晶体管QL及“不能”控制单元制单元105和控制单元107。由于电压源Vcc仍有一定工作能力，可以回应关断信号，使得晶体管Ql、晶体管Q2、晶体管QL同时处于关断的状态，并同时分担电压源Vbus。
[0235]此外，于时间点t9?tlO，电压源Vcc不再有能力持续，控制单元105和控制单元107不工作，晶体管Q2重新回到导通的状态，晶体管Ql重新被晶体管QL控制以协助关断。
[0236]在第五时段(时间点tlO?til)内，控制常通式开关1lb导通。
[0237]具体而言，于时间点tlO以后，由于电压源Vbus电压低于晶体管Ql的电压阀值，晶体管Ql也处于导通的状态，所有电压源Vbus直接降至晶体管QL之上，直至为零，恢复到电源上电之前的状态。
[0238]如图3E的所示，本发明用于桥式电路时，各时序的保障非常重要。因此，为了降低时序控制的难度，氮化镓元件的驱动能力建立应当在尽量短的时间内完成。此外，由于期望氮化镓元件应用于高频工作的情况下，意味着高的du/dt，传统的自举供电不光在时序上难以保证驱动电源的快速建立，也难以抵抗高的du/dt。因此，若要更好发挥本发明，上桥臂晶体管Q2，应当选择使用变压器同时传递能量和信号的驱动电路，可以在信号的第一周就建立驱动能力。这类由变压器驱动的驱动电路本身很普及，并无特殊之处，这里就不再累述。为了桥臂电路工作一致性，下桥臂晶体管Ql也由变压器驱动为优。
[0239]于一实施例中，控制方法200还可应用于如图2B所示的功率电路100b。
[0240]举例而言，晶体管Ql为高压常通元件，晶体管QL为低压常闭式元件，晶体管Ql与晶体管QL串联连接。控制信号连接到晶体管QL的栅极与源极之间，可以控制晶体管QL的导通和关断。控制单元105通过第二开关单元S2连接到晶体管Ql的源极。
[0241]第一开关单元SI连接到晶体管Ql的栅极与晶体管QL的源极之间。第一开关单元SI的导通和关断可以受切换信号EN控制，也可以不受切换信号EN控制。第二开关单元S2可以受控制单元105和切换信号EN同时控制，也可以只受控制单元105的控制。其中，晶体管QL的耐压低于晶体管Ql的耐压的50%。第一开关单元SI及第二开关单元S2至少包含一个主动或者被动开关元件。
[0242]请一并参照图2B及图3E。具体而言，于时间点t0?tl，控制单元105的输出信号均为零伏特。
[0243]于时间点tl?t2，设置切换信号EN为关断信号，第一开关单元SI接收切换信号EN而导通，第二开关单元S2受切换信号EN及驱动信号的控制关断。因为切换信号EN为关断信号，晶体管QL处于关断状态。因为第二开关单元S2关断，故晶体管Ql不受控制单元105控制。
[0244]由于第一开关单元SI导通，晶体管Ql的栅极透过源极与晶体管QL的源极电性连接而使得跨压VGSl为一负电压。此时，电压源Vbus较小，晶体管Ql的跨压VGSl的负电压大于晶体管Ql的电压阀值，使得晶体管Ql为导通状态。
[0245]于时间点t2?t3，设置切换信号EN为关断信号，第一开关单元SI受切换信号EN的控制而导通，且第二开关单元S2受切换信号EN及驱动信号的控制而关断。因切换信号EN为关断信号，晶体管QL处于关断状态。因为第二开关单元S2关断，故晶体管Ql不受控制单元105控制。因为第一开关单元SI导通，晶体管Ql的栅极透过源极与晶体管QL的源极电性连接而使得VGSl为一负电压。
[0246]此外，电压源Vbus的电位一直增加，晶体管Ql的跨压VGSl被稳定在晶体管Ql的电压阀值上，使得晶体管Ql为关断状态。晶体管QL的漏极与源极之间的电压稳定为电压阀值，使得晶体管Ql的漏极与源极之间承受的电压等于施加到晶体管Ql的漏极与晶体管QL的源极之间电压减去晶体管Ql的电压阀值，进而保证相对低压元件不会承受高压。
[0247]于时间点t2?t4，电压源Vcc根据实际设计状况，在时间点t2?t3或者时间点t3?t4之间合适的时刻建立。
[0248]于时刻t4?t6，电压源Vcc建立后，控制单元105即有能力发出关断信号给晶体管Q1。第二开关单元S2受控制单元105控制而导通。控制单元105发出的控制信号加在晶体管Ql的栅极与源极之间。因此，控制单元105发出的控制信号的绝对值要大于晶体管Ql的电压阀值，故晶体管Ql完全关断。需说明的是，电压源Vcc为控制单元105的供电电压源。
[0249]于时间点t6?t8，将切换信号EN设置为导通信号，使得晶体管QL处于常通的状态。第一开关单元SI关断，第二开关单元S2导通，控制单元105依电路工作需要输出导通或者关断信号给晶体管QL。
[0250]于时间点t8?t9，通过检测输入电源关断或者电路不应该继续高频工作，将切换信号EN置为关断信号。由于电压源Vcc仍有一定工作能力，控制单元105仍可以输出关断信号。第二开关单元S2受控制单元105信号控制而导通，使得晶体管Ql关断。第一开关单元SI受控制信号控制导通。
[0251]于时间点t9?tlO，电压源Vcc逐渐降为零伏特，将切换信号EN设置为关断信号，使得第二开关单元S2受控制单元105的控制信号而关断及第一开关单元SI受控制单元105的控制信号而导通。此时，晶体管QL处于关断状态，晶体管Ql的跨压VGSl维持在晶体管Ql的电压阀值，使得晶体管Ql处于关断状态。
[0252]于时间点tlO以后，切换信号EN设置为关断信号，第二开关单元S2为关断，第一开关单元SI为导通。晶体管Ql的跨压VGSl由晶体管Ql的电压阀值慢慢增大，晶体管Ql处于导通状态，而晶体管QL处于关断状态。
[0253]请参照图4A，图4A是依据本发明实施例绘示的一种电源系统300的示意图。
[0254]如图4A所示，电源系统300包含变换单元301、电压调整单元303。变换单元301包含一输入端及一输出端。变换单兀301的输入端用以电性I禹接一输入电源Vin,变换单元301可为整流单元，也可为逆变单元。电压调整单元303包含一输入端及一输出端。电压调整单元303的输入端电性耦接至变换单元301的输出端。电压调整单元303的输出端用以电性耦接负载305。
[0255]此外，输入电源Vin经过变换单元301，连接至电压调整单元303，电压调整单元303根据负载305的需要将接收到的电压进行大小或者信号形状的调整，以输出一定的电压供负载305使用。负载305可以是直流负载，也可以是交流负载，且变换单元301包含了至少一个上述实施例中所示的准级联功率单元。
[0256]图4B为根据本发明第十二实施例绘示一种准级联功率单元310b的示意图。上述变换单元301可包含准级联功率单元310b。如图4B所示，准级联功率单元310b包含晶体管Q1、晶体管QL及控制单元105。晶体管QL以串联方式电性耦接至晶体管Q1。
[0257]于本实施例中，控制单元105包含第一开关单元SI及第二开关单元S2，即第一开关单元SI及第二开关单元S2是整合于控制单元105中。控制单元105包含一第一端P1、一第二端P2、一第三端P3及一第四端P4，并用以分别独立控制晶体管Ql及晶体管QL。控制单元105的第一端Pl电性耦接至晶体管QL的栅极，控制单元105的第三端P3电性耦接至常通式开关QL的栅极。
[0258]其次，晶体管Ql的源极与晶体管QL的漏极电性耦接，且晶体管Ql的漏极与晶体管QL的源极用以连接至一外部电路。控制单元105用以输出控制信号以控制晶体管QL及晶体管Ql的栅极与源极之间的电压，据以实现控制晶体管QL及晶体管Ql导通及关断。
[0259]当准级联功率单元310b需要长期关断时，即希望晶体管Ql于较长时间承受高压阻断，控制单元105输出切换信号EN使晶体管QL关断。当准级联功率单元310b需要运作时，控制单元105输出切换信号EN使晶体管QL —直处于导通的状态。
[0260]此外，常通式开关101可以是氮化镓元件，也可以是碳化硅等其他宽禁带半导体材元件。常闭式开关一般为硅元件。在某些情况下，常通式开关101接收控制单元105控制。如图4C所示，图4C为根据本发明第十三实施例绘示一种功率电路320的示意图。功率电路320的控制单元105输出驱动信号以控制晶体管Ql。
[0261]图4D为根据本发明第十四实施例绘示一种准级联功率单元310d的示意图。准级联功率单元31d可应用于前述变换单元301。如图4D所示，与图4B不同之处在于，准级联功率单元310d除了包含晶体管Ql、晶体管QL、控制单元105以外还包含电容器Cl，其中电容器Cl与晶体管QL并联耦接。
[0262]举例而言，当准级联功率单元310d运作时，晶体管QL始终处于导通的状态，因此可以在晶体管QL的漏极和源极之间并联电容器Cl来降低晶体管QL所带来的回路电感。需说明的是，准级联功率单元310d可以包含至少一个电容器Cl，或者是多数个电容器Cl，还可以用多个电容器Cl以串联、并联或串并联方式组合。此外，电容器Cl为外加电容器，不是晶体管QL的寄生电容。
[0263]图4E为根据本发明第十五实施例绘示一种准级联功率单元310e的示意图。准级联功率单元310e可应用于前述变换单元301。如图4E所示，与图4D不同之处在于，准级联功率单元310e除了包含晶体管Q1、晶体管QL、控制单元105、电容器Cl以外还包含二极管D1。二极管Dl的阴极电性耦接至晶体管QL的源极。图4E所示电路结构可应用于降压(Buck)电路。
[0264]图4F为根据图4A绘示一种电源系统300的电路示意图。如图4F所示，电压调整单元303包含电容器C2及电感器LI。电容器C2与负载LI并联耦接，且电感器LI电性耦接于电容器C2和晶体管QL的源极之间。当输入电源Vin连接至电源系统300的变换单元301时，变换单元301将输入电源Vin作转换而输出转换后的电压，而转换后的电压由电感器LI及电容器C2组成的电压调整单元303作调整，且电压调整单元303输出调整后的电压到负载305。
[0265]图4G为根据本发明第十六实施例绘示一种变换单元301的示意图。如图4G所示，变换单元301可包含两个准级联功率单元串联的桥式电路，且可进一步在晶体管QLl及晶体管QL2的两端分别以并联方式电性耦接电容器Cl及电容器C2，据此降低回路电感。
[0266]举例而言，电压源Vbus用以提供输入电源Vin,输入电容器Cin为电压源Vbus的退耦电容，半桥电路包含了准级联功率单元311a及准级联功率单元311b。电容器Cl以并联方式电性耦接至晶体管QLl的漏极和源极之间。另一方面，电容器C2以并联方式电性耦接至晶体管QL2的漏极和源极之间。两个准级联结构串联于一共节点FA，共节点FA用以与外部电路连接。
[0267]此外，在半桥电路的应用中，晶体管QLl的源极或漏极可作为另外一个连接共节点，用以连接到外部电路。电容器Cl并联晶体管QLl的源极及漏极，为了有实际效果，电容器Cl的电容量应该符合尖峰抑制的要求，其电容量应当大于晶体管QLl的源极及漏极之间的寄生电容10倍为最佳。此外，电容器C2的电容量亦可大于晶体管QL2的源极及漏极之间的寄生电容的10倍。
[0268]图4H为根据本发明第十七实施例绘示一种变换单元301的示意图。如图4H所示，与图4G不同之处在于，变换单元301中除了可以在准级联结构31 Id中的晶体管QL2两端以并联方式电性耦接电容器C2以外，还可以电性耦接电容器Cl于晶体管Q2的漏极及晶体管Ql的源极。具体而言，电容器Cl具有第一端及第二端，电容器Cl的第一端电性耦接至晶体管QLl的漏极，电容器Cl的第二端电性耦接至晶体管Q2的漏极。需说明的是，电容器Cl系以串联方式电性耦接至电容Cin，于此情况下，串联的电容器Cl及电容Cin电性耦接于晶体管QLl的漏极和源极之间。
[0269]图41为根据本发明第十八实施例绘示一种变换单元301的示意图。如图41所示，与图4H不同之处在于，变换单元301的桥式结构包含一个准级联结构311c和一个常通式开关1la串联，其中准级联结构311c包含晶体管Ql及晶体管QL，且常通式开关1la包含晶体管Q2。电容器Cl以并联方式电性耦接至级联结构311c中晶体管QL的漏极和源极之间。电容器Cin为电压源Vbus的退耦电容。晶体管Q2以串联方式电性耦接至晶体管Q1。晶体管Q2与晶体管Ql及晶体管QL形成一半桥电路。晶体管Q2的源极与晶体管Ql的漏极电性耦接于共节点FA点，再由共节点FA连接到外部电路。在半桥电路的应用中，晶体管QL的源极或漏极可作为另外一个连接共节点，用以连接到外部电路。
[0270]图4J为根据本发明第十九实施例绘示一种变换单元301的示意图。如图4J所示，与图41不同之处在于，变换单元301中的电容器Cl可与电容器Cin串联后，再并联至晶体管QL的漏极及源极之间。具体而言，在电压源Vbus供电时，电容器Cl的初始态为低电压，而晶体管QL处于关断的状态。在电压源Vbus的电压上升时，电容器Cl的等效阻抗小于晶体管QL的关断阻抗，电压源Vbus的电压会降在晶体管QL上，导致晶体管QL过压危险。因此，上述电容器Cl的电容量应当适可而止，不宜过大，如在10微法拉(uF)以下为佳，其容量只要保证电路高频工作时，其上的电压纹动小于总电压的1%即可。同时，图4H中的电容器Cl的电容量取值也适用同样的范围。此外，可应用下述图4K?图4M所示实施例来避免上述情形发生。
[0271]图4K为根据本发明第二十实施例绘示一种变换单元301的示意图。如图4K所示，与图4J不同之处在于，变换单元301还包含稳压箝位装置ZQL，且稳压箝位装置ZQL并联晶体管QL。具体而言，稳压箝位装置ZQL可对晶体管QL进行过压保护，即当电压升到某一个值时，进行电压箝位，将晶体管QL的电压限制在一个安全值以内。换句话说，通过稳压箝位装置ZQL协助晶体管QL工作在可靠的电压下。
[0272]然而，由于稳压箝位装置ZQL需要具备一定的电流耐受力，这样会增加成本。因此，也可以通过控制电路，将晶体管QL控制在一定电压下，并即时检测晶体管QL的漏极和源极之间的跨压VDSL。当跨压VDSL电压高于某一个值时，即提供控制信号给晶体管QL的栅极，使其导通而将跨压VDSL稳定在一特定值内。
[0273]图4L为根据本发明第二十一实施例绘示一种变换单元301的示意图。如图4L所示，与图4K不同之处在于稳压箝位装置ZQL电性耦接晶体管QL的栅极及漏极。举例而言，当准级联功率单元310的电压上升时，晶体管QL的漏极