具有早期中断能力的模/数转换器的制作方法与工艺

本发明涉及混合信号集成电路装置，且更特定来说，本发明涉及用于具有关键定时要求的控制系统中的集成电路装置。

背景技术：
控制系统稳定性非常依赖于控制环路中的延迟(其归因于模/数信号转换及信息传送延迟时间)且受控制环路中的延迟影响。例如，在脉宽调制(PWM)控制的系统中，控制环路稳定性很大程度上取决于从取样模拟数据值的时刻直到可将经更新PWM输出应用于受控电路的延迟。减少控制环路延迟的典型技术为使用更快的数字处理器及更快模/数转换器(ADC)来减少获取反馈信息且接着计算下一个控制输出状态所需的时间。更快的数字处理器及ADC比较普通的低功率处理器及ADC更昂贵且消耗更多功率。过度环路延迟会引起控制环路性能的过冲及不稳定性，且在高性能电子控制装置及系统中是不合意的。

技术实现要素：
因此，需要减少具有数字组件的控制环路中的延迟时间而不实质上增加用于所述控制环路应用中的有源组件的成本及功率要求。根据一实施例，一种用于具有早期中断能力的模/数转换的设备可包括：数字处理器及耦合到所述数字处理器的存储器；中断控制器，其耦合到所述数字处理器，其中所述中断控制器经调适以基于来自选定模拟信道的信息而处置所述数字处理器的中断；模/数转换器(ADC)，其具有用于将来自所述选定模拟信道的取样模拟信号转换成其数字表示的多个管线级；多个管线寄存器，其经布置以在针对所述管线寄存器的每一时钟脉冲处将来自所述选定模拟信道的所述信息从一个寄存器传送到下一个寄存器，其中通过所述多个管线寄存器中的每一者的传送时间与通过ADC的所述多个管线级中的每一者的延迟时间实质上相同；及电路，其用于选择所述多个管线寄存器中的一者，其中来自所述选定模拟信道的所述信息的转换就绪延迟时间等于所述多个管线寄存器中的所述选定者处的延迟时间，借此来自所述选定模拟信道的所述信息可在所述转换就绪延迟时间之后用于所述中断控制器。根据进一步实施例，转换就绪延迟时间小于或等于从中断控制器到数字处理器的中断处置请求时间。根据进一步实施例，与选定模拟信道有关的信息包括信道编号及取样就绪。根据进一步实施例，ADC将取样模拟信号转换到其数字表示所花费的时间小于或等于所述中断处置请求时间。根据进一步实施例，用于选择多个管线寄存器中的一者的电路可包括：第一多路复用器，其具有与含有所述信道编号的多个管线寄存器中的每一者的一部分耦合的相应输入端；第二多路复用器，其具有与含有所述取样就绪的多个管线寄存器中的每一者的另一部分耦合的相应输入端；及二元对一线解码器，其中数字处理器耦合到所述第一及第二多路复用器且选择所述多路复用器的哪些输入端耦合到所述多路复用器的输出端，所述多路复用器的所述输出端耦合到所述二元对一线解码器的输入端，借此当所述取样就绪被确立时，所述二元对一线解码器将信道地址转换成与中断控制器耦合的相应单一就绪线输出，借此起始数字处理器的相应中断。根据进一步实施例，用于选择多个管线寄存器中的一者的电路可包括：第一多路复用器，其具有与含有所述信道编号的多个管线寄存器中的每一者的一部分耦合的相应输入端；第二多路复用器，其具有与含有所述取样就绪的多个管线寄存器中的每一者的另一部分耦合的相应输入端；及二元对一线解码器，其中数字处理器耦合到所述第一及第二多路复用器且独立选择所述第一多路复用器的哪一个输入端耦合到其输出端及所述第二多路复用器的哪一个输入端耦合到其输出端，所述第一及第二多路复用器的所述输出端耦合到所述二元对一线解码器的输入端，借此当所述取样就绪被确立时，所述二元对一线解码器将信道地址转换成与中断控制器耦合的相应单一就绪线输出，借此起始数字处理器的相应中断。根据进一步实施例，数字处理器为微控制器。根据进一步实施例，数字处理器选自由微处理器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)及专用集成电路(ASIC)组成的群组。根据进一步实施例，数字处理器、中断控制器、ADC、多个管线寄存器及用于选择所述多个管线寄存器中的若干者的电路制造于集成电路裸片上。根据另一实施例，一种用于在模/数转换期间提供早期中断的方法可包括以下步骤：提供数字处理器及耦合到所述数字处理器的存储器；提供耦合到所述数字处理器的中断控制器，其中所述中断控制器经调适以基于与选定模拟信道有关的信息而处置所述数字处理器的中断；提供模/数转换器(ADC)，ADC具有将来自所述选定模拟信道的取样模拟信号转换成其数字表示的多个管线级；提供多个管线寄存器，所述管线寄存器经布置以在针对所述管线寄存器的每一时钟脉冲处将与所述选定模拟信道有关的所述信息从一个寄存器传送到下一个寄存器，其中通过所述多个管线寄存器中的每一者的传送时间与通过ADC的所述多个管线级中的每一者的延迟时间实质上相同；及选择所述多个管线寄存器中的一者，其中与所述选定模拟信道有关的所述信息的转换就绪延迟时间等于通过所述多个管线寄存器的所述选定者的所述延迟时间，借此与所述选定模拟信道有关的所述信息可在所述转换就绪延迟时间之后用于所述中断控制器。根据又一实施例，一种具有用于调节输出电压的数字闭环控制的系统可包括：数字处理器及耦合到所述数字处理器的存储器，所述数字处理器具有根据参考值及反馈值而计算环路控制信号的软件程序；脉宽调制(PWM)产生器，其具有与供应所述环路控制信号的所述数字处理器的输出端耦合的输入端；电源开关，其具有耦合到PWM产生器且受控于PWM产生器的输入端；滤波器网络，其包括电感器及电容器，其中所述滤波器网络耦合到所述电源开关的输出端且基于由所述PWM产生器控制的所述电源开关的操作而产生直流(DC)电压；取样及保持电路，其具有与来自所述滤波器网络的所述输出端的DC电压耦合的模拟输入端，其中所述取样及保持电路对DC电压进行取样且保持DC电压样本；模/数转换器(ADC)，其具有用于将DC电压样本转换成其数字表示的多个管线级，其中DC电压样本的所述数字表示用作由所述数字处理器读取的反馈值；多个管线寄存器，其经布置以在针对所述管线寄存器的每一时钟脉冲处将来自所述取样及保持电路的信息从一个寄存器传送到下一个寄存器，其中通过所述多个管线寄存器中的每一者的传送时间与通过所述ADC的所述多个管线级中的每一者的延迟时间实质上相同；中断控制器，其耦合到所述数字处理器，所述中断控制器经调适以基于来自所述取样及保持电路的所述信息而处置所述数字处理器的中断；及电路，其用于选择所述多个管线寄存器中的一者，其中来自所述取样及保持电路的所述信息的转换就绪延迟时间等于通过所述多个管线寄存器中的所述选定者的所述延迟时间，借此来自所述取样及保持电路的所述信息可在所述转换就绪延迟时间之后用于所述中断控制器。根据另一实施例，所述取样及保持电路可包括多个模拟输入信道，且来自所述取样及保持电路的所述信息可包括所述多个模拟输入信道中的有源模拟输入信道的信道编号及用于所述多个模拟输入信道中的所述有源模拟输入信道的模拟就绪信号。附图说明可通过参考结合附图进行的以下描述而获取对本发明的更完整理解，附图中：图1说明典型数字闭环控制系统的示意框图及用于所述闭环控制系统的每一功能的可能延迟时间；图2说明如图1中所展示的管线模/数转换器(ADC)、执行PID控制的数字处理器、中断控制器及脉宽调制(PWM)产生器的示意框图；及图3说明根据本发明的特定实例实施例的追踪ADC的管线操作的管线寄存器及延迟时间选择逻辑的示意框图。虽然本发明允许各种修改及替代形式，但图式中已展示本发明的特定实例实施例且本文中详细描述所述实施例。然而，应了解，本文中特定实例实施例的描述不希望将本发明限制于本文中所揭示的特定形式，相反地，本发明将涵盖如由所附权利要求书所界定的全部修改及等效物。具体实施方式为减少具有数字组件的控制环路的延迟时间而不实质上增加用于控制环路应用中的有源组件的成本及功率要求，“早期中断”(例如“预期”或“早先时间”)特征在模/数转换完成之前产生中断。即使模拟输入仍处在模/数转换过程中，处理器(PID)应用程序软件也可使用“早先”时间来开始执行到中断服务例程(ISR)中的输入。所述早期中断可通过使ADC转换的完成与同中断请求相关联的处理器额外负担重叠而改善所述控制环路的总处理能力及响应时间。可选择多个管线寄存器(其各自具有与ADC的管线级实质上相同的延迟时间)来提供可用于产生早期中断的延迟时间，其中ADC转换与同所述ADC转换相关的中断的处理之间的延时时间可借此被缩短。现参考图式，图中示意性说明特定实例实施例的细节。将由相同编号表示图式中的相同元件，且将由具有不同小写字母下标的相同编号表示类似元件。参考图1，图中描绘典型的数字闭环控制系统及用于所述闭环控制系统的每一功能的可能延迟时间的示意框图。数字处理器102执行软件中的比例-积分-微分(PID)控制功能。PID控制功能为广泛用于工业控制系统中的一般控制环路反馈机制(控制器)，即，PID控制功能为反馈控制环路中的最常用控制。PID控制功能计算“误差值”作为经测量过程变量(反馈)与所要设定点(参考)之间的差。PID控制功能试图通过调整过程控制信号(例如来自脉宽调制(PWM)产生器104的控制信号)而使此误差最小化。PWM产生器104控制电源开关106，电源开关106驱动产生电压输出Vout(从所述电压输出Vout测量所述过程变量)的开关调节器滤波器网络108。取样及保持电路114对所述过程变化电压输出Vout进行取样且保持所述电压样本，直到模/数转换器(ADC)112可将所述取样模拟电压转换成数字值为止。一旦此过程变量数字值可用，就通过由中断控制器110向数字处理器102进行中断请求来将所述过程变量数字值呈现给数字处理器102。集成电路混合信号装置(例如(但不限于)微控制器)可用作数字处理器(及程序存储器)102、PWM产生器104、取样及保持电路114、ADC112及/或中断控制器110或其任何组合。数字处理器可例如(但不限于)为微处理器、数字信号处理器(DSP)、可编程逻辑阵列(PLA)、专用集成电路(ASIC)等等。图1中所展示的数字闭环控制系统的每一功能块的典型延时时间可例如为500纳秒(ns)，数字处理器102利用所述时间来计算从参考(数字值)与来自ADC112的数字输出的反馈数字值之间的比较导出的PID解。PWM产生器104可具有60纳秒的更新延迟。电源开关106可具有高达40纳秒的开关延迟。如果不是可不具有固有延迟的追踪取样及保持，那么取样及保持电路114可需要50纳秒延迟。ADC112可根据管级的数目而具有约250纳秒的模拟电压样本转换延时。此外，中断控制器110可需要从约150纳秒到约630纳秒的软件及硬件延迟。这些延迟时间值具确定性且取决于闭环系统硬件设计及软件编程。每一设计将必须确定其操作中固有的实际延迟值。明显地，执行PID控制功能的软件计算的数字处理器及存储器102(例如微控制器)的中断的中断处理时间(例如150纳秒到630纳秒延迟)可超过将模拟信号样本转换成数字值所需的时间(例如250纳秒延迟)。此中断延迟包含：硬件逻辑对所述中断做出响应的时间；以及在实际处理来自ADC112的数字值(其用于计算数字处理器102中的PID控制功能结果)之前将数据保存于寄存器中、获得寄存器指针等等所花费的时间。参考图2，图中描绘如图1中所展示的管线模/数转换器(ADC)、执行PID控制的数字处理器、中断控制器及脉宽调制(PWM)产生器的示意框图。图中所展示的ADC112为管线ADC，(例如(但不限于))剑桥模拟技术公司(CambridgeAnalogTechnologies，Inc.)的CAT-ADP12B24M-5SH-T180CEF型号。公开可用于管线ADC设计的全部信息出于所有目的以引用的方式并入本文中。图2中展示六级管线ADC112。出于示范性描述的目的，将假设每一ADC管线级的延迟为50纳秒。因此，根据此实例及图2中所展示的六级管线ADC112，将在六个时钟脉冲或6×50纳秒＝300纳秒内发生完整的模/数转换。预期且在本发明的范围内：可根据本发明的教示在ADC112中使用任何数目的管线ADC级。图2中展示具有32个模拟差动输入端及与ADC112的差动输入端耦合的模拟差动输出端的追踪取样及保持电路114。此追踪取样及保持电路114的用途为捕获(取样)进入追踪取样及保持电路114的模拟输入中的任何者且存储样本，直到ADC112可将每一模拟(例如电压或电流)样本转换成表示模拟值(例如电压值)的数字值为止。节点A处的信号指示有源模拟输入，且节点B处的地址表示与所述有源模拟输入相关联的模拟信道编号。如下文中更充分阐释，中断优先级及请求控制器110接收中断请求RDYAx，处理所述中断请求，且通过读取ADC112的输出(其含有刚刚由ADC112转换的数据总线322上的取样模拟值的数字表示)而致使处理器102作用于所述中断请求。参考图3，图中描绘根据本发明的特定实例实施例的追踪ADC的管线操作的管线寄存器及延迟时间选择逻辑的示意框图。管线寄存器340对应于图2中所展示的ADC112的管线结构，其中每一寄存器340具有与ADC112的管线级实质上相同的延迟时间。第一多路复用器342具有与寄存器340中的每一者的B节点输入端(取样模拟信道地址)及寄存器340g的B节点输出端耦合的相应输入端。第二多路复用器344具有与寄存器340中的每一者的A节点输入端(有源取样模拟输入端)及寄存器340g的A节点输出端耦合的相应输入端。第一多路复用器342及第二多路复用器344的输出端耦合到二元对一线解码器346，其中当来自第二多路复用器344的输出端的启用信号确立表示ADC112样本有效的“启用”信号时，来自第一多路复用器342的信道地址In[4：0]确定哪一根中断线RDYAx被确立。图3中展示七(7)个管线寄存器340，其各自具有基于每一时钟脉冲的通过其的50纳秒延迟时间(实质上与ADC112的每一时控管线级的延迟匹配)。此七(7)个管线寄存器340提供高达350纳秒的延迟时间，其可选自0纳秒到350纳秒，以50纳秒为步级单位。第一多路复用器342及第二多路复用器344用于选择适当转换就绪延迟时间，所述转换就绪延迟时间将有效地允许在已完成来自ADC112的实际模/数转换之前针对数字处理器112产生“预看(look-ahead)”中断。例如，如果花费150纳秒来通过中断优先级及请求控制器110而处理中断请求，那么处理器102准备就绪读取数据总线322上的ADC112的输出。如果ADC112花费300纳秒来处理模/数转换，那么通过将第一多路复用器342及第二多路复用器344设定成产生150纳秒的转换就绪延迟时间(选择输入端3)，处理器102将在来自ADC112的转换完成(150纳秒转换就绪延迟时间+150纳秒中断延迟＝ADC112的300纳秒转换时间)之后立即准备就绪读取ADC112的输出。另一实例为大于300纳秒(例如350纳秒)的最坏情况中断延迟时间。对于此情形，中断优先级及请求控制器110对中断的处理应在模拟信道信息可用于节点B处之后立即开始。这可通过将第一多路复用器342及第二多路复用器344设定成产生0纳秒的转换就绪延迟时间(选择输入端0)而完成，处理器102将准备就绪在350纳秒内读取ADC112的输出，但ADC112的转换时间仅为300纳秒，因此，在ADC112的转换可用于处理器102时与在处理器102可从ADC112读取数字信息时之间将存在50纳秒的延时时间。一般来说，每当中断请求时间比模/数转换时间长时，转换就绪延迟时间就应被选择为0纳秒。在确定适当转换就绪延迟时间准则时，全部延迟时间(例如中断时间及模/数转换时间)具确定性且必须在PID操作软件中予以考虑。可从处理器102独立地控制分别提供到第一多路复用器342及第二多路复用器344的转换就绪延迟时间选择。例如，将150纳秒的转换就绪延迟时间用于模拟信道编号(节点B)及将200纳秒延迟用于模拟转换完成信号(启用)(节点A)允许在启用信号激活二元对一线解码器346(其将通过中断控制器110而起始对处理器102的中断请求)之前有50纳秒的稳定时间用于模拟信道编号。对于此实例，多路复用器342将被设定到第三输入端(3)以导致通过寄存器340a、340b及340c的150纳秒延迟，且多路复用器344将被设定到第四输入端(4)以导致通过寄存器340a、340b、340c及340d的200纳秒延迟。因此，在二对单线解码器346处接收启用信号之前50纳秒，模拟信道编号In[4：0]将可用且稳定。预期且在本发明的范围内：根据本发明的教示，任何数目的管线寄存器340可与任何数目的管线ADC级一起用以实现读取延时时间的减少。虽然已通过参考本发明的实例实施例而描绘、描述及界定本发明的实施例，但此类参考不暗示对本发明的限制且不应推断任何此限制。如相关领域中且受益于本发明的一般技术人员将了解，所揭示的标的物容许形式及功能上的大幅修改、改动及等效物。本发明的所描绘及描述的实施例仅为实例，且未穷举本发明的范围。