逻辑分析仪阈值电压调整电路的制作方法

本发明属于逻辑分析仪设计领域,具体涉及一种逻辑分析仪阈值电压调整电路。

背景技术：

逻辑分析仪是一种专门用于采集和分析数字信号的仪器，可以以一定的频率对被测信号进行采样，然后根据采样点的电压值将其转换为逻辑“0”或逻辑“1”，再将这些连续的“0/1”连成数字波形，以便根据波形做出更进一步的分析，帮助技术人员发现问题、记录数据、校对系统等。

逻辑分析仪将实际电压值转换为“0/1”的根据就是“阈值电压”：通过特定的电路设计，逻辑分析仪将采样电压值与阈值电压进行比较，如果当前电压值大于阈值电压则判定当前采样点为逻辑“1”，小于阈值电压则判定为“0”。阈值电压有固定式与可调式两种：

（1）固定式阈值电压一般是利用输入缓冲芯片固有的数字判定逻辑来实现，比如2.5V供电的CMOS芯片，其逻辑“1”的判定条件为大于0.7VCC（即1.75V），逻辑“0”则为小于0.3VCC（即0.75V），而0.75V～1.75V之间的电压值则有可能被判定为“1”，也可能判定为“0”，是一种不稳定状态。其缺点很明显：不能适用所有的数字电平，且由于中间不稳定态的存在易于在变化较缓慢的信号边沿上出现虚假的毛刺现象。

（2）可调式阈值电压一般采用硬件的电压比较器来比较输入电压与阈值电压，而阈值电压则靠DAC输出经过必要的运放电路调理后得到。此方案可以适用于所有的数字电平且不会产生虚假毛刺，但因其所使用的芯片较多而使电路结构复杂，因而故障率增加，而且一般都精度较低、灵活性不足。

技术实现要素：

本发明所要解决的技术问题在于针对现有技术中逻辑分析仪电路结构复杂、精度低等缺陷，提出一种逻辑分析仪阈值电压调整电路，创造性的通过简化电路设计实现可调式的阈值电压，同时还能提供比一般“DAC转换器+比较器”方案更高的精度与灵活性。

本发明是采用以下的技术方案实现的：

一种逻辑分析仪阈值电压调整电路，包括FPGA芯片、信号调理阻容网络、电阻分压电路以及PWM转直流基准电路；

电阻分压电路的输入端与FPGA芯片HSTL输入IO组的电源端（HSTL VCC）相连并通过供电电源（VCC1）供电，电阻分压电路的输出端与FPGA芯片该组IO的基准电压端（HSTL Vref）相连，且电阻分压电路的输出电压值(Vref)为供电电源电压值(VCC1)的一半；如此，在比较基准无法改变的前提下，采用将外部被测信号高电平电压值，即输入电压（Vin）范围平移而使其中间值Vin/2等于电阻分压电路的输出电压值(Vref)的方法来实现比较功能，那么原输入的高电平平移后必然大于Vref，从而识别为“1”，而低电平必小于Vref而为“0”；

信号调理阻容网络的输入端连接外部被测信号,外部被测信号高电平电压值（Vin）的中间值（Vin/2）为所需阈值电压；FPGA芯片的第一脉宽调制输出端（PWM out1）和第二脉宽调制输出端（PWM out2）经PWM转直流基准电路连接至信号调理阻容网络；FPGA产生两路PWM信号，PWM1和PWM2，这两路信号分别经过PWM转直流基准电路低通滤波后进行差分放大，产生可调偏置输出电压（VOS）；以可调偏置输出电压（VOS）作为基准，将经过信号调理阻容网络调理后的外部被测信号浮置其上，合成后输出至FPGA芯片的标准接口输入端（HSTL In），以便于将被测输入信号的电压值（Vin）与FPGA芯片的基准电压端（HSTL Vref）引脚的电压值(Vref)做比较，大于Vref则为“1”，小于Vref则为“0”，于是在不增加任何硬件的情况下具备了比较器的功能，实现阈值电压可调。

进一步的，所述PWM转直流基准电路包括第一低通滤波电路、第二低通滤波电路、第一运算放大器（OPA1）及第二运算放大器（OPA2）；所述第一低通滤波电路和第二低通滤波电路的输入端分别与FPGA芯片的第一脉宽调制输出端（PWM out1）和第二脉宽调制输出端（PWM out2）相连；第一低通滤波电路的输出端经第一运算放大器（OPA1）同相跟随后输出到第二运算放大器（OPA2）的反相输入端，第二低通滤波电路的输出端与第二运算放大器（OPA2）的同相输入端相连；第一运算放大器（OPA1）的输出端与第二运算放大器（OPA2）的反相输入端之间连接有第一比例电阻（R17），第二运算放大器（OPA2）的反相输入端与其输出端之间连接有第二比例电阻（R18），第二运算放大器（OPA2）的放大倍数由第二比例电阻（R18）/第一比例电阻（R17）决定。

进一步的，所述信号调理阻容网络包括第一串联电阻（R1）、第一连接电阻（R2）、第一并联电容（C1）、第一抑制电阻（R3）及第一下拉电阻（R7）；第一下拉电阻（R7）的一端接地，另一端与第一抑制电阻（R3）相连，第一下拉电阻（R7）与第一抑制电阻（R3）的连接端为外部被测信号输入端；所述第一串联电阻（R1）与第一并联电容（C1）并联连接，其并联连接的一端与第一抑制电阻（R3）的另一端连接，并联连接的另一端与FPGA芯片的标准接口输入端（HSTL In）相连，并且通过第一连接电阻（R2）与PWM转直流基准电路的输出端相连。一方面保证对外部被测输入信号变化的快速响应，另一方面实现将输入电压（Vin）浮置于可调偏置输出电压（VOS）之上，从而实现将输入电压范围平移至所需范围的功能。

进一步的，所述电阻分压电路包括第一分压电阻（R9）、第一稳压电容（C9）及第二分压电阻（R10）；第一分压电阻（R9）与第一稳压电容（C9）并联后与第二分压电阻（R10）的一端相连，其连接端即为电阻分压电路的输出端，第一稳压电容（C9）保证该输出电压的稳定，第二分压电阻（R10）的另一端与FPGA芯片HSTL输入IO组的电源端（HSTL VCC）相连，且第一分压电阻（R9）与第二分压电阻（R10）的阻值相等。

进一步的，所述第一低通滤波电路包括第一滤波电阻（R13）、第一滤波电容（C5）、第二滤波电阻（R14）及第二滤波电容（C6），所述第一滤波电阻（R13）与第二滤波电阻（R14）串联后连接至第一运算放大器（OPA1）的正向输入端，第一滤波电阻（R13）与第二滤波电阻（R14）的连接端通过第一滤波电容（C5）接地，第二滤波电阻（R14）与第一运算放大器（OPA1）的连接端通过第二滤波电容（C6）接地。

进一步的，所述PWM转直流基准电路的输出端通过并联连接的第二稳压电容（C10）和第三稳压电容（C11）接地，采用两个高低不同容值电容的搭配可以更好的保证该基准电压在多通道、高频率信号输入时的稳定性。

进一步，得到的阈值电压（Vin/2）调整依据：2*dc2-dc1=(VCC1-Vin/2)/VCC2，其中，dc1和dc2分别为信号PWM1和PWM2的占空比，VCC2为FPGA芯片的脉宽调制电源端（PWM VCC）的电压值，通过调整dc1和dc2实现阈值电压（Vin/2）调整，可以满足所有数字电平类型的阈值判定需求。

与现有技术相比，本发明的优点和积极效果在于：

1. 本发明通过利用FPGA的可编程PWM输出与其固有的SSTL/HSTL输入+阻容滤波电路+运放电路的方式，代替了传统设计中需要的DAC+运放电路+电压比较器的方案，大幅减少了元器件的使用，从而简化电路、降低成本、降低故障率；

2.采用由同一供电电源输出的两路PWM信号做差分放大得到基准偏置电压（VOS）的方式，有效的避免现有方式中DAC器件所固有的失调、温漂、时漂等产生的误差，从而提供更高的精度与稳定性；

3.通过利用FPGA的可编程性，可以方便的产生两路PWM信号，且PWM信号的分辨率是可以通过编程随时改变的，而由阈值电压（Vin/2）调整依据2*dc2-dc1=(VCC1-Vin/2)/VCC2所最终得到的阈值电压，其分辨率（即调节精细度）也将随着PWM分辨率的提高而提高，或随其降低而降低，从而可以针对不同设计类型提供极佳的灵活性。

附图说明

图1为本发明实施例所述阈值电压调整电路框图；

图2为本发明实施例所述阈值电压调整电路原理图。

具体实施方式

为了能够更加清楚地理解本发明的上述目的、特征和优点，下面结合附图及实施例对本发明做进一步说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用不同于在此描述的其他方式来实施，因此，本发明并不限于下面公开的具体实施例。

实施例、参考图1，一种逻辑分析仪阈值电压调整电路，包括FPGA芯片、信号调理阻容网络、电阻分压电路以及PWM转直流基准电路；图1中所述的FPGA芯片为现有逻辑分析仪硬件设计中就必不可少的组成部分，而当前的FPGA芯片（如Altera公司的EP4CE6F17、Xilinx公司的XC3S200A等）都含有兼容SSTL/HSTL电平的引脚，此类输入引脚可以将输入的电压值与Vref引脚的电压值做比较，大于Vref则为“1”，小于Vref则为“0”，于是在不增加任何硬件的情况下具备了比较器的功能。

电阻分压电路的输入端与FPGA芯片HSTL输入IO组的电源端HSTL VCC相连并通过供电电源VCC1供电，电阻分压电路的输出端与FPGA芯片该组IO的基准电压端HSTL Vref相连，且电阻分压电路的输出电压值Vref为供电电源电压值VCC1的一半；如此，在比较基准无法改变的前提下，采用将外部被测信号高电平电压值，即输入电压Vin范围平移而使其中间值Vin/2等于电阻分压电路的输出电压值Vref的方法来实现比较功能，那么原输入的高电平平移后必然大于Vref，从而识别为“1”，而低电平必小于Vref而为“0”。

信号调理阻容网络的输入端连接外部被测信号,外部被测信号高电平电压值Vin的中间值Vin/2为所需阈值电压；FPGA芯片的第一脉宽调制输出端PWM out1和第二脉宽调制输出端PWM out2经PWM转直流基准电路连接至信号调理阻容网络；FPGA产生两路PWM信号，PWM1和PWM2，这两路信号分别经过PWM转直流基准电路低通滤波后进行差分放大，产生可调偏置输出电压VOS；以可调偏置输出电压VOS作为基准，将经过信号调理阻容网络调理后的外部被测信号浮置其上，共同输出至FPGA芯片的标准接口输入端HSTL In，以便于将被测输入信号的电压值Vin与FPGA芯片的基准电压端HSTL Vref引脚的电压值Vref做比较，大于Vref则为“1”，小于Vref则为“0”，于是在不增加任何硬件的情况下具备了比较器的功能，实现阈值电压可调。

具体的，参考图2，所述PWM转直流基准电路2包括第一低通滤波电路、第二低通滤波电路、第一运算放大器OPA1及第二运算放大器OPA2；所述第一低通滤波电路和第二低通滤波电路的输入端分别与FPGA芯片的第一脉宽调制输出端PWM out1和第二脉宽调制输出端PWM out2相连；第一低通滤波电路的输出端经第一运算放大器OPA1同相跟随后输出到第二运算放大器OPA2的反相输入端，第二低通滤波电路的输出端与第二运算放大器OPA2的同相输入端相连；第一运算放大器OPA1的输出端与第二运算放大器OPA2的反相输入端之间连接有第一比例电阻R17，第二运算放大器OPA2的反相输入端与其输出端之间连接有第二比例电阻R18，第二运算放大器OPA2的放大倍数由第二比例电阻R18/第一比例电阻R17决定，另外，所述第一低通滤波电路包括第一滤波电阻R13、第一滤波电容C5、第二滤波电阻R14及第二滤波电容C6，所述第一滤波电阻R13与第二滤波电阻R14串联后连接至第一运算放大器OPA1的正向输入端，第一滤波电阻R13与第二滤波电阻R14的连接端通过第一滤波电容C5接地，第二滤波电阻R14与第一运算放大器OPA1的连接端通过第二滤波电容C6接地。

实施例中，每个输入信号通道（CH0-CHn）包括由电容和电阻组成的信号调理阻容网络，例如，图2中的CH0（通道0）所述信号调理阻容网络3包括第一串联电阻R1、第一连接电阻R2、第一并联电容C1、第一抑制电阻R3及第一下拉电阻R7；第一下拉电阻R7的一端接地，另一端与第一抑制电阻R3相连，第一下拉电阻R7与第一抑制电阻R3的连接端为外部被测信号输入端；所述第一串联电阻R1与第一并联电容C1并联连接，其并联连接的一端与第一抑制电阻R3的另一端连接，并联连接的另一端与FPGA芯片的标准接口输入端HSTL In0相连，并且通过第一连接电阻R2与PWM转直流基准电路的输出端相连。一方面保证对外部被测输入信号变化的快速响应，另一方面实现将输入电压Vin浮置于可调偏置输出电压VOS之上，从而实现将输入电压范围平移至所需范围的功能，其他通道的阻容网络电路与通道0类似，在此不做详述。

所述电阻分压电路1包括第一分压电阻R9、第一稳压电容C9及第二分压电阻R10；第一分压电阻R9与第一稳压电容C9并联后与第二分压R10电阻的一端相连，其连接端即为电阻分压电路的输出端，第二分压电阻R10的另一端与FPGA芯片HSTL输入IO组的电源端HSTL VCC相连，且第一分压电阻R9与第二分压电阻R10的阻值相等。

参考图2，依据简化电路设计的原则，SSTL/HSTL引脚所在块（Block）的电源HSTL VCC可与FPGA内核电源使用同一电源，通常为1.2V，即本实施例以VCC1=1.2V为例具体说明，那么HSTL Vref引脚电压则为0.6V，对应实际所选电平标准即为HSTL-12，具体的，可以根据整体电路设计方案的不同亦可选择SSTL-2/SSTL-18/HSTL-15等。

在选定HSTL-12电平标准的前提下，就需要将输入信号（Vin）电压范围的中间值平移到0.6V，以图2中CH0（通道0）为例：R3只起抑制因连接线上的电感效应而造成的信号过冲作用，其阻值相对于后续的输入阻抗来说很小，计算时可以忽略。 由(R1+C1)与(R2+HSTL引脚等效负载电容)组成的阻容网络一方面保证对输入信号变化的快速响应，另一方面实现将输入电压浮置于VOS之上，从而实现将输入电压范围平移至所需范围的功能。

设CH0输入信号的高电平电压值为Vin，那么其中间值即所需阈值电压为Vin/2，经过上述阻容网络后进入到HSTL引脚的等效电压为(Vin/2+VOS)/2，现在需要让它等于0.6V，故可以反推得出：VOS=1.2V-Vin/2，要适用于不同的输入电平标准Vin，即实现阈值电压可调，只需按上述公式调整VOS的输出即可。

VOS由FPGA同一Block输出的两路PWM做差分放大后得到，设PWM1占空比为dc1，经由(R13+C5)+(R14+C6) 组成的二阶低通滤波后可得到一个稳定的直流电压信号VCC2*dc1，同理由PWM2可得到VCC2*dc2，PWM1经一级OPA1同相跟随后输出到OPA2的反相端，PWM2则可直接输出到OPA2同相端，OPA2放大倍数由(R18/R17)决定，图2中设定的放大倍数为1，于是(VOS+VCC2*dc1)/2=VCC2*dc2，可得出：VOS=(2*dc2-dc1)*VCC2 ，结合VOS=1.2V-Vin/2，即可得到：

2*dc2-dc1=(1.2V-Vin/2)/VCC2 ，其中VCC2在电路设计完成后即为固定值，于是可以通过调整dc1与dc2这两个PWM信号的占空比来得到所需的阈值电压。

因为占空比dc1/dc2的取值范围均为0～１，于是对应的阈值电压Vin/2可调整范围即为(1.2V-2*VCC2)～(1.2V+VCC2)，VCC2以最常用的3.3V为例，则实际可调范围为-5.4V～4.5V，这可以满足所有数字电平类型的阈值判定需求。

当然，本实施例所述的元器件的型号及组合可以采用其他可替代的方式。例如：PWM的产生也可由其它可编程芯片如单片机等实现，电阻分压电路也可由DDR终端稳压芯片如LP2996、TPS51100等实现，将PWM信号转换为直流电压的低通滤波器也可由其它阻容及运放组合电路实现，实现差分放大的两级运放OPA1与OPA2也可由一级专用的差分放大芯片替代。另外，由(R18/R17)决定的差分放大倍数可根据具体需求而选择任意合适的值，PWM供电电压VCC2也可是0-5V范围内的任意有效电源电压值。

以上所述，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例应用于其它领域，但是凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。