一种基于传输门和SET检测的三路互锁存触发器电路的制作方法

本实用新型涉及抗辐射电路的设计，具体是涉及一种基于传输门和SET检测的三路互锁存触发器电路。

背景技术：

随着集成电路制造工艺的进步、器件尺寸的缩小和工作速度的提升,辐射对电路的影响也变得越来越严重。辐射对数字电路的主要影响体现为单粒子效应(Single Event Effect, SEE)和总剂量效应(Total Ionizing Dose, TID),随着深亚微米MOS器件成为主流,尤其是MOS电路的工艺节点达到65nm以下时，单粒子效应已经成为影响MOS器件最主要的辐射效应。单粒子效应主要分为单粒子瞬态 (Single Event Transient, SET) 和单粒子翻转 (Single Event Upset, SEU)。

在辐射环境下，MOS集成电路被高能的带电粒子轰击。当带电粒子轰击到原本截止的MOS管漏区时，由于高能带电粒子的能量传递，短时间内会产生大量可以自由移动的载流子，即空穴和电子，从而使原本截止的MOS管导通，从而改变器件的输出电平。由于高能粒子产生的载流子随时间推移会很快复合或泄放并回到轰击前的载流子浓度状态，因此被击中的MOS管会有一个从截止到导通到再截止的过程，反映在MOS管输出上，就会产生一个正脉冲或负脉冲的波形。这种瞬态的脉冲效应称作单粒子瞬态。对于组合逻辑电路来说，单粒子瞬态效应会影响电路的输出。而在时序电路中，当单粒子瞬态产生的正脉冲或负脉冲被触发器或其他存储电路接收，或者电路的存储部分直接被高能粒子击中而产生翻转，由于电路的记忆功能，使得这种翻转无法恢复，从而使整个电路的输出产生错误，这种效应称作单粒子翻转。

无论是单粒子瞬态效应还是单粒子翻转效应都会影响电路的正常工作，因此有必要对辐射环境下工作的MOS集成电路进行加固（Radiation Harden）。目前在触发器结构上主要使用DICE结构进行加固以减少单粒子翻转的影响，而对数据端输入的单粒子瞬态一般使用C单元电路进行滤波，但使用C单元电路进行滤波时，触发器的建立时间（setup time）也随之增大，造成整个电路的时序性能恶化，工作频率下降。

技术实现要素：

本实用新型的目的在于提供一种基于传输门和SET检测的三路互锁存触发器电路，该三路互锁存触发器电路克服了现有技术的不足，缩短了触发器的建立时间，大大改善了整个电路的时序性能，提高了电路的工作频率，具有更好的抗SEU特性。

为达到上述目的，本实用新型解决其技术问题所采用的技术方案是：一种基于传输门和SET检测的三路互锁存触发器电路，其特征在于：所述三路互锁存触发器电路包括时钟反相器链电路、D输入反相器链电路、置位复位信号产生电路、主DICE锁存电路和从DICE锁存电路；外部的时钟信号CK分别输入到时钟反相器链电路和置位复位信号产生电路，外部的时钟信号CK经时钟反相器链电路生成三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3；外部数据信号D分别输入到D输入反相器链电路和置位复位信号产生电路，外部数据信号D经D输入反相器链电路生成二路数据信号d1、d2和一路反相数据信号nd；时钟信号CK、数据信号D、D输入反相器链电路生成一路数据信号d1和一路反相数据信号nd以及二路反相时钟信号nclk1、nclk2和一路同相时钟信号bclk2经置位复位信号产生电路后输出置位信号sn和复位信号r；所述数据信号D、三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3和二路数据信号d1、d2以及置位信号sn和复位信号r输入到主DICE锁存电路，经主DICE锁存电路后输出三路数据信号m1、m2、m3；所述置位复位信号产生电路输出的置位信号sn和复位信号r、三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3以及主DICE锁存电路输出的三路数据信号m1、m2和m3均输入到从DICE锁存电路，然后经从DICE锁存电路后输出数据信号Q；

所述时钟反相器链电路是由12个PMOS管PM1、PM2、PM3、PM4、PM5、PM6 、PM7、PM8、PM9、PM10、PM11、PM12和12个NMOS管NM1 、NM2、NM3、NM4、NM5、NM6、NM7 、NM8、NM9、NM10、NM11、NM12组成；所述PM1和NM1、PM2和NM2、PM3和NM3、PM4和NM4、PM5和NM5、PM6和NM6、PM7和NM7、PM8和NM8、PM9和NM9、PM10和NM10、PM11和NM11、PM12和NM12分别构成一反相器，所述时钟信号CK与反相器PM1和NM1的输入端连接，经反相器PM1和NM1后输出反相时钟信号nclk1；所述反相器PM2和NM2的输入端与反相器PM1和NM1的输出端连接，经反相器PM2和NM2后输出同相时钟信号bclk1；所述反相器PM3和NM3的输入端与时钟信号CK连接，输出端与反相器PM4和NM4的输入端连接，所述反相器PM5和NM5的输入端与反相器PM4和NM4的输出端连接，其输出端与反相器PM6和NM6的输入端连接，时钟信号CK经反相器PM3和NM3、PM4和NM4、PM5和NM5后输出反相时钟信号nclk2，再经反相器PM6和NM6后输出同相时钟信号bclk2；所述反相器PM7和NM7的输入端与时钟信号CK连接，输出端与反相器PM8和NM8的输入端连接，所述反相器PM9和NM9的输入端与反相器PM8和NM8的输出端连接，其输出端与反相器PM10和NM10的输入端连接，所述反相器PM11和NM11的输入端与反相器PM10和NM10的输出端连接，其输出端与反相器PM12和NM12的输入端连接，时钟信号CK经反相器PM7和NM7、PM8和NM8、PM9和NM9、PM10和NM10、PM11和NM11后输出反相时钟信号nclk3，再经反相器PM12和NM12后输出同相时钟信号bclk3；

所述D输入反相器链电路是由4个PMOS管PM13、PM14、PM15、PM16和4个NMOS管NM13、NM14、NM15、NM16组成；所述PM13和NM13、PM14和NM14、PM15和NM15、PM16和NM16分别构成一反相器；所述数据信号D与反相器PM13和NM13的输入端连接，经反相器PM13和NM13后输出反向数据信号nd；所述反相数据信号nd输入到反相器PM14和NM14的输入端，经反相器PM14和NM14后输出数据信号d1；所述反相器PM15和NM15的输入端与反相器PM14和NM14的输出端连接，输出端输出反向数据信号nd1，所述反相数据信号nd1输入到反相器PM16和NM16的输入端，经反相器PM16和NM16后输出数据信号d2；

所述置位复位信号产生电路是由10个PMOS管PM17、PM18、PM19、PM20、PM21、PM22、PM23、PM24、PM25、PM26和10个NMOS管NM17 、NM18、NM19、NM20、NM21、NM22、NM23、NM24、NM25、NM26组成；所述PM21和NM21的栅极与时钟信号CK的输出端连接；所述PM20和NM20的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，所述PM19和NM19的栅极与D输入反相器链电路生成的数据信号d1的信号输出端连接，所述PM18和NM18的栅极与D输入反相器链电路生成的反向数据信号nd的信号输出端连接，所述PM17和NM17的栅极外接数据信号D；所述PM17、PM18、PM19、PM20、PM21的源极均外接电源；所述PM17、PM18、PM19、PM20、PM21的漏极均与置位复位信号产生电路的置位信号sn的信号输出端连接；所述NM21的漏极与PM17的漏极连接，NM21的源极与NM20的漏极相连，NM20的源极与NM19的漏极相连，NM19的源极与NM18的漏极相连，NM18的源极与NM17的漏极相连，NM17的源极接地；所述PM22和NM22的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接；所述PM23和NM23的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，所述PM24和NM24的栅极与D输入反相器链电路生成的数据信号d1的信号输出端连接，所述PM25和NM25的栅极与D输入反相器链电路生成的反向数据信号nd的信号输出端连接，所述PM26和NM26的栅极外接数据信号D；所述PM22的源极外接电源；所述PM22的漏极与PM23的源极连接，所述PM23的漏极与PM24的源极连接，所述PM24的漏极与PM25的源极连接，PM25的漏极与PM26的源极连接，所述PM26的漏极与NM26的漏极连接，所述NM22、NM23、NM24、NM25、NM26的漏极均与置位复位信号产生电路的复位信号r的信号输出端连接；所述NM22、NM23、NM24、NM25、NM26的源极均接地；

所述主DICE锁存电路是由21个PMOS管PM27、PM28、PM29、PM30、PM31、PM32、PM33、PM34、PM35 、PM36、PM37、PM38、PM39、PM40、PM41、PM42 、PM43、PM44、PM45、PM46、PM47和24个NMOS管NM27 、NM28、NM29、NM30、NM31、NM32、NM33、NM34、NM35、NM36、NM37、NM38、 NM39 、NM40、NM41、NM42、NM43、NM44 、NM45 、NM46、NM47、NM48、NM49、NM50以及6个传输门TM1、TM2、TM3、TM4、TM5、TM6组成；所述PM27的栅极外接数据信号D，并与NM27的栅极相连，PM27的源极外接电源，漏极分别与NM27的漏极和传输门TM1的左侧数据输入端口连接，所述传输门TM1的右侧数据端口分别与PM32的栅极、PM31和NM31的漏极以及NM41的栅极连接；所述PM28的栅极外接数据信号d1，并与NM28的栅极相连，PM28的源极外接电源，漏极分别与NM28的漏极和传输门TM2的左侧数据输入端口连接，所述传输门TM2的右侧数据端口分别与PM36的栅极、PM35和NM35的漏极以及NM33的栅极连接；所述PM29的栅极外接数据信号d2，并与NM29的栅极相连，PM29的源极外接电源，漏极分别与NM29的漏极和传输门TM3的左侧数据输入端口连接，所述传输门TM3的右侧数据端口分别与PM40的栅极、PM39和NM39的漏极以及NM37的栅极连接；

所述PM30的栅极分别与PM41和NM41的漏极、PM44和NM44的漏极、NM38的栅极相连，PM30的源极外接电源，漏极与PM31的源极相接；所述PM31的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，PM31的漏极分别与NM31的漏极相连；所述NM31的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，其源极与NM30的漏极相连；所述NM30的栅极分别与PM34的栅极、PM33和NM33的漏极、PM42和NM42的漏极相连；所述PM32的源极外接电源，PM32的漏极与PM33的源极相连；所述PM33的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，PM33的漏极分别与NM33的漏极连接；所述NM33的源极与NM32的漏极连接，所述NM32的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM34的源极外接电源，PM34的漏极分别与PM35的源极相连；所述PM35的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，PM35的漏极分别与NM35的漏极连接；所述NM35的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，其源极与NM34的漏极连接；所述PM36的源极外接电源，PM36的漏极与PM37的源极相连；所述PM37的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，PM37的漏极分别与NM37的漏极连接；所述NM37的源极与NM36的漏极连接，所述NM36的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM38的源极外接电源，PM38的漏极分别与PM39的源极相连；所述PM39的栅极与时钟反相器链电路生成的反相时钟信号nclk3的信号输出端连接，PM39的漏极分别与NM39的漏极连接；所述NM39的栅极与时钟反相器链电路生成的同相时钟信号bclk3的信号输出端连接，其源极与NM38的漏极连接；所述PM40的源极外接电源，PM40的漏极与PM41的源极相连；所述PM41的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，PM41的漏极分别与NM41的漏极连接；所述NM41的源极与NM40的漏极连接，所述NM40的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM42的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接，其源极外接电源，漏极分别与NM42的漏极、传输门TM4的左侧数据输入端口连接；所述NM42的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM45的栅极和NM46的栅极均与置位复位信号产生电路的置位信号sn的信号输出端连接，PM45的源极外接电源，其漏极分别与传输门TM4的右侧数据输出端口、NM46的漏极连接；所述NM46的源极与NM45的漏极连接，所述NM45的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM45的漏极输出一路数据信号m1至从DICE锁存电路；所述PM43的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接，其源极外接电源，漏极分别与NM43的漏极、传输门TM5的左侧数据输入端口连接；所述NM43的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM46的栅极和NM48的栅极均与置位复位信号产生电路的置位信号sn的信号输出端连接，PM46的源极外接电源，其漏极分别与传输门TM5的右侧数据输出端口、NM48的漏极连接；所述NM48的源极与NM47的漏极连接，所述NM47的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM46的漏极输出另一路数据信号m2至从DICE锁存电路；所述PM44的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接，其源极外接电源，漏极分别与NM44的漏极、传输门TM6的左侧数据输入端口连接；所述NM44的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM47的栅极和NM50的栅极均与置位复位信号产生电路的置位信号sn的信号输出端连接，PM47的源极外接电源，其漏极分别与传输门TM6的右侧数据输出端口、NM50的漏极连接；所述NM50的源极与NM49的漏极连接，所述NM49的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM47的漏极输出另一路数据信号m3至从DICE锁存电路；所述NM27、NM28、NM29、NM30、NM32、NM34、NM36、NM38、NM40 、NM42、NM43、NM44、NM45、NM47、NM49的源极均接地；所述传输门TM1的同相控制端与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，传输门TM1的反相控制端与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，所述传输门TM2的同相控制端与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，传输门TM2的反相控制端与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，所述传输门TM3的同相控制端与时钟反相器链电路生成的反相时钟信号nclk3的信号输出端连接，传输门TM3的反相控制端与时钟反相器链电路生成的同相时钟信号bclk3的信号输出端连接，所述传输门TM4的反相控制端与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，传输门TM4的同相控制端与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，所述传输门TM5的反相控制端与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，传输门TM5的同相控制端与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接；所述传输门TM6的反相控制端与时钟反相器链电路生成的反相时钟信号nclk3的信号输出端连接，传输门TM6的同相控制端与时钟反相器链电路生成的同相时钟信号bclk3的信号输出端连接；

所述从DICE锁存电路是由15个PMOS管PM48、PM49、PM50、PM51、PM52、PM53、PM54、PM55、PM56、PM57、PM58、PM59、PM60、PM61、PM62和15个NMOS管NM51、NM52、NM53、NM54、NM55、NM56、NM57、NM58、NM59、NM60、NM61、NM62、NM63、NM64、NM65组成；所述PM48的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，源极外接电源，漏极与PM49的源极连接；所述PM49的栅极分别与PM59和NM62的漏极、NM60的栅极和PM60的栅极以及NM63的栅极连接，其漏极与PM50的源极相连；所述PM50的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，PM50的漏极分别与NM53的漏极、PM51的栅极、NM62的栅极和主DICE锁存电路中一路数据信号m1的输出端连接；所述NM53的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，其源极与NM52的漏极相连；所述NM52的栅极分别与PM51和NM54的漏极、PM53的栅极以及PM62和NM65的栅极连接，其源极与NM51的漏极相连；所述NM51的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM51的源极外接电源，漏极与NM54的漏极连接；所述NM54的栅极分别与PM54和NM57的漏极、PM55的栅极和主DICE锁存电路中一路数据信号m2的输出端连接；所述PM52的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，源极外接电源，漏极与PM53的源极连接；所述PM53的漏极与PM54的源极相连；所述PM54的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，PM54的漏极与NM57的漏极连接；所述NM57的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，其源极与NM56的漏极相连；所述NM56的源极与NM55的漏极相连；所述NM55的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM55的源极外接电源，漏极与NM58的漏极连接；所述NM58的栅极分别与PM58和NM61的漏极、PM59的栅极和主DICE锁存电路中一路数据信号m3的输出端连接；所述PM56的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，源极外接电源，漏极与PM57的源极连接；所述PM57的漏极与PM58的源极相连；所述PM58的栅极与时钟反相器链电路生成的同相时钟信号bclk3的信号输出端连接，PM58的漏极与NM61的漏极连接；所述NM61的栅极与时钟反相器链电路生成的反相时钟信号nclk3的信号输出端连接，其源极与NM60的漏极相连；所述NM60的源极与NM59的漏极相连；所述NM59的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM59的源极外接电源，漏极与NM62的漏极连接；所述PM60的源极外接电源，漏极与PM61的源极连接；所述PM61的栅极与NM64的栅极连接，其漏极与PM62的源极连接，所述PM62的漏极与NM65的漏极连接；所述NM65的源极与NM64的漏极相连，NM64的源极与NM63的漏极连接；所述PM62的漏极输出数据信号Q；所述NM51、NM54、NM55、NM58、NM59、NM62、NM63的源极均接地。

在上述技术方案中，当时钟信号上升沿到来时，若恰好数据端D接收到一个SET正脉冲，那么复位置位信号产生电路将产生一个复位信号r，对触发器进行异步复位，反之，当数据端D接收到一个SET负脉冲时，复位置位信号产生电路产生一个置位信号sn，对触发器进行异步置位，当触发器不处于时钟信号上升沿或者数据端D没有SET脉冲干扰时，复位信号和置位信号都处于无效状态，r为低电平，sn为高电平，此时电路维持正常工作。由于没有使用C单元滤波电路，该触发器的建立时间将会变短，从而使时序性能得到改善，提高了电路的工作频率。同时该电路还使用了三互锁存（TICE）技术，相对于普通的基于DICE的抗辐射触发器，具有更好的抗SEU特性。

附图说明

图1是本实用新型一种基于传输门和SET检测的三路互锁存触发器电路的原理结构图；

图2是本实用新型一种基于传输门和SET检测的三路互锁存触发器电路的时钟反相器链电路图；

图3是本实用新型一种基于传输门和SET检测的三路互锁存触发器电路的D输入反相器链电路图；

图4是本实用新型一种基于传输门和SET检测的三路互锁存触发器电路的置位复位信号产生电路图；

图5是本实用新型一种基于传输门和SET检测的三路互锁存触发器电路的主DICE锁存电路图；

图6是本实用新型一种基于传输门和SET检测的三路互锁存触发器电路的从DICE锁存电路图；

图7是本实用新型一种基于传输门和SET检测的三路互锁存触发器电路中置位复位信号产生电路的复位信号r产生时序图；

图8是本实用新型一种基于传输门和SET检测的三路互锁存触发器电路中置位复位信号产生电路的置位信号sn产生时序图。

具体实施方式

下面结合附图和实施例对本实用新型一种基于传输门和SET检测的三路互锁存触发器电路作进一步详细说明。构成本申请的附图用来提供对本实用新型的进一步理解，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。

由图1—图6可见，本实施例的一种基于传输门和SET检测的三路互锁存触发器电路包括时钟反相器链电路、D输入反相器链电路、置位复位信号产生电路、主DICE锁存电路和从DICE锁存电路。外部的时钟信号CK分别输入到时钟反相器链电路和置位复位信号产生电路，外部的时钟信号CK经时钟反相器链电路生成三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3；外部数据信号D分别输入到D输入反相器链电路和置位复位信号产生电路，外部数据信号D经D输入反相器链电路生成二路数据信号d1、d2和一路反相数据信号nd；时钟信号CK、数据信号D、D输入反相器链电路生成一路数据信号d1和一路反相数据信号nd以及二路反相时钟信号nclk1、nclk2和一路同相时钟信号bclk2经置位复位信号产生电路后输出置位信号sn和复位信号r；所述数据信号D、三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3和二路数据信号d1、d2以及置位信号sn和复位信号r输入到主DICE锁存电路，经主DICE锁存电路后输出三路数据信号m1、m2、m3；所述置位复位信号产生电路输出的置位信号sn和复位信号r、三路同相时钟信号bclk1、bclk2、bclk3和三路反相时钟信号nclk1、nclk2、nclk3以及主DICE锁存电路输出的三路数据信号m1、m2和m3均输入到从DICE锁存电路，然后经从DICE锁存电路后输出数据信号Q。

由图1、图2可见，本实施例的时钟反相器链电路是由12个PMOS管PM1、PM2、PM3、PM4、PM5、PM6 、PM7、PM8、PM9、PM10、PM11、PM12和12个NMOS管NM1 、NM2、NM3、NM4、NM5、NM6、NM7 、NM8、NM9、NM10、NM11、NM12组成。所述PM1和NM1、PM2和NM2、PM3和NM3、PM4和NM4、PM5和NM5、PM6和NM6、PM7和NM7、PM8和NM8、PM9和NM9、PM10和NM10、PM11和NM11、PM12和NM12分别构成一反相器，所述时钟信号CK与反相器PM1和NM1的输入端连接，经反相器PM1和NM1后输出反相时钟信号nclk1；所述反相器PM2和NM2的输入端与反相器PM1和NM1的输出端连接，经反相器PM2和NM2后输出同相时钟信号bclk1；所述反相器PM3和NM3的输入端与时钟信号CK连接，输出端与反相器PM4和NM4的输入端连接，所述反相器PM5和NM5的输入端与反相器PM4和NM4的输出端连接，其输出端与反相器PM6和NM6的输入端连接，时钟信号CK经反相器PM3和NM3、PM4和NM4、PM5和NM5后输出反相时钟信号nclk2，再经反相器PM6和NM6后输出同相时钟信号bclk2；所述反相器PM7和NM7的输入端与时钟信号CK连接，输出端与反相器PM8和NM8的输入端连接，所述反相器PM9和NM9的输入端与反相器PM8和NM8的输出端连接，其输出端与反相器PM10和NM10的输入端连接，所述反相器PM11和NM11的输入端与反相器PM10和NM10的输出端连接，其输出端与反相器PM12和NM12的输入端连接，时钟信号CK经反相器PM7和NM7、PM8和NM8、PM9和NM9、PM10和NM10、PM11和NM11后输出反相时钟信号nclk3，再经反相器PM12和NM12后输出同相时钟信号bclk3。

由图1、图3可见，本实施例的D输入反相器链电路是由4个PMOS管PM13、PM14、PM15、PM16和4个NMOS管NM13、NM14、NM15、NM16组成；所述PM13和NM13、PM14和NM14、PM15和NM15、PM16和NM16分别构成一反相器；所述数据信号D与反相器PM13和NM13的输入端连接，经反相器PM13和NM13后输出反向数据信号nd；所述反相数据信号nd输入到反相器PM14和NM14的输入端，经反相器PM14和NM14后输出数据信号d1；所述反相器PM15和NM15的输入端与反相器PM14和NM14的输出端连接，输出端输出反向数据信号nd1，所述反相数据信号nd1输入到反相器PM16和NM16的输入端，经反相器PM16和NM16后输出数据信号d2。

由图1、图4可见，本实施例的置位复位信号产生电路是由10个PMOS管PM17、PM18、PM19、PM20、PM21、PM22、PM23、PM24、PM25、PM26和10个NMOS管NM17 、NM18、NM19、NM20、NM21、NM22、NM23、NM24、NM25、NM26组成；所述PM21和NM21的栅极与时钟信号CK的输出端连接；所述PM20和NM20的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，所述PM19和NM19的栅极与D输入反相器链电路生成的数据信号d1的信号输出端连接，所述PM18和NM18的栅极与D输入反相器链电路生成的反向数据信号nd的信号输出端连接，所述PM17和NM17的栅极外接数据信号D；所述PM17、PM18、PM19、PM20、PM21的源极均外接电源；所述PM17、PM18、PM19、PM20、PM21的漏极均与置位复位信号产生电路的置位信号sn的信号输出端连接；所述NM21的漏极与PM17的漏极连接，NM21的源极与NM20的漏极相连，NM20的源极与NM19的漏极相连，NM19的源极与NM18的漏极相连，NM18的源极与NM17的漏极相连，NM17的源极接地；所述PM22和NM22的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接；所述PM23和NM23的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，所述PM24和NM24的栅极与D输入反相器链电路生成的数据信号d1的信号输出端连接，所述PM25和NM25的栅极与D输入反相器链电路生成的反向数据信号nd的信号输出端连接，所述PM26和NM26的栅极外接数据信号D；所述PM22的源极外接电源；所述PM22的漏极与PM23的源极连接，所述PM23的漏极与PM24的源极连接，所述PM24的漏极与PM25的源极连接，PM25的漏极与PM26的源极连接，所述PM26的漏极与NM26的漏极连接，所述NM22、NM23、NM24、NM25、NM26的漏极均与置位复位信号产生电路的复位信号r的信号输出端连接；所述NM22、NM23、NM24、NM25、NM26的源极均接地。

由图1、图5可见，本实施例的主DICE锁存电路是由21个PMOS管PM27、PM28、PM29、PM30、PM31、PM32、PM33、PM34、PM35 、PM36、PM37、PM38、PM39、PM40、PM41、PM42 、PM43、PM44、PM45、PM46、PM47和24个NMOS管NM27 、NM28、NM29、NM30、NM31、NM32、NM33、NM34、NM35、NM36、NM37、NM38、 NM39 、NM40、NM41、NM42、NM43、NM44 、NM45 、NM46、NM47、NM48、NM49、NM50以及6个传输门TM1、TM2、TM3、TM4、TM5、TM6组成；所述PM27的栅极外接数据信号D，并与NM27的栅极相连，PM27的源极外接电源，漏极分别与NM27的漏极和传输门TM1的左侧数据输入端口连接，所述传输门TM1的右侧数据端口分别与PM32的栅极、PM31和NM31的漏极以及NM41的栅极连接；所述PM28的栅极外接数据信号d1，并与NM28的栅极相连，PM28的源极外接电源，漏极分别与NM28的漏极和传输门TM2的左侧数据输入端口连接，所述传输门TM2的右侧数据端口分别与PM36的栅极、PM35和NM35的漏极以及NM33的栅极连接；所述PM29的栅极外接数据信号d2，并与NM29的栅极相连，PM29的源极外接电源，漏极分别与NM29的漏极和传输门TM3的左侧数据输入端口连接，所述传输门TM3的右侧数据端口分别与PM40的栅极、PM39和NM39的漏极以及NM37的栅极连接；所述PM30的栅极分别与PM41和NM41的漏极、PM44和NM44的漏极、NM38的栅极相连，PM30的源极外接电源，漏极与PM31的源极相接；所述PM31的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，PM31的漏极分别与NM31的漏极相连；所述NM31的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，其源极与NM30的漏极相连；所述NM30的栅极分别与PM34的栅极、PM33和NM33的漏极、PM42和NM42的漏极相连；所述PM32的源极外接电源，PM32的漏极与PM33的源极相连；所述PM33的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，PM33的漏极分别与NM33的漏极连接；所述NM33的源极与NM32的漏极连接，所述NM32的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM34的源极外接电源，PM34的漏极分别与PM35的源极相连；所述PM35的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，PM35的漏极分别与NM35的漏极连接；所述NM35的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，其源极与NM34的漏极连接；所述PM36的源极外接电源，PM36的漏极与PM37的源极相连；所述PM37的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，PM37的漏极分别与NM37的漏极连接；所述NM37的源极与NM36的漏极连接，所述NM36的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM38的源极外接电源，PM38的漏极分别与PM39的源极相连；所述PM39的栅极与时钟反相器链电路生成的反相时钟信号nclk3的信号输出端连接，PM39的漏极分别与NM39的漏极连接；所述NM39的栅极与时钟反相器链电路生成的同相时钟信号bclk3的信号输出端连接，其源极与NM38的漏极连接；所述PM40的源极外接电源，PM40的漏极与PM41的源极相连；所述PM41的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，PM41的漏极分别与NM41的漏极连接；所述NM41的源极与NM40的漏极连接，所述NM40的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM42的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接，其源极外接电源，漏极分别与NM42的漏极、传输门TM4的左侧数据输入端口连接；所述NM42的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM45的栅极和NM46的栅极均与置位复位信号产生电路的置位信号sn的信号输出端连接，PM45的源极外接电源，其漏极分别与传输门TM4的右侧数据输出端口、NM46的漏极连接；所述NM46的源极与NM45的漏极连接，所述NM45的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM45的漏极输出一路数据信号m1至从DICE锁存电路；所述PM43的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接，其源极外接电源，漏极分别与NM43的漏极、传输门TM5的左侧数据输入端口连接；所述NM43的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM46的栅极和NM48的栅极均与置位复位信号产生电路的置位信号sn的信号输出端连接，PM46的源极外接电源，其漏极分别与传输门TM5的右侧数据输出端口、NM48的漏极连接；所述NM48的源极与NM47的漏极连接，所述NM47的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM46的漏极输出另一路数据信号m2至从DICE锁存电路；所述PM44的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接，其源极外接电源，漏极分别与NM44的漏极、传输门TM6的左侧数据输入端口连接；所述NM44的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM47的栅极和NM50的栅极均与置位复位信号产生电路的置位信号sn的信号输出端连接，PM47的源极外接电源，其漏极分别与传输门TM6的右侧数据输出端口、NM50的漏极连接；所述NM50的源极与NM49的漏极连接，所述NM49的栅极与置位复位信号产生电路的复位信号r的信号输出端连接；所述PM47的漏极输出另一路数据信号m3至从DICE锁存电路；所述NM27、NM28、NM29、NM30、NM32、NM34、NM36、NM38、NM40 、NM42、NM43、NM44、NM45、NM47、NM49的源极均接地；所述传输门TM1的同相控制端与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，传输门TM1的反相控制端与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，所述传输门TM2的同相控制端与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，传输门TM2的反相控制端与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，所述传输门TM3的同相控制端与时钟反相器链电路生成的反相时钟信号nclk3的信号输出端连接，传输门TM3的反相控制端与时钟反相器链电路生成的同相时钟信号bclk3的信号输出端连接，所述传输门TM4的反相控制端与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，传输门TM4的同相控制端与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，所述传输门TM5的反相控制端与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，传输门TM5的同相控制端与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接；所述传输门TM6的反相控制端与时钟反相器链电路生成的反相时钟信号nclk3的信号输出端连接，传输门TM6的同相控制端与时钟反相器链电路生成的同相时钟信号bclk3的信号输出端连接。

由图1、图6可见，本实施例的从DICE锁存电路是由15个PMOS管PM48、PM49、PM50、PM51、PM52、PM53、PM54、PM55、PM56、PM57、PM58、PM59、PM60、PM61、PM62和15个NMOS管NM51、NM52、NM53、NM54、NM55、NM56、NM57、NM58、NM59、NM60、NM61、NM62、NM63、NM64、NM65组成；所述PM48的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，源极外接电源，漏极与PM49的源极连接；所述PM49的栅极分别与PM59和NM62的漏极、NM60的栅极和PM60的栅极以及NM63的栅极连接，其漏极与PM50的源极相连；所述PM50的栅极与时钟反相器链电路生成的同相时钟信号bclk1的信号输出端连接，PM50的漏极分别与NM53的漏极、PM51的栅极、NM62的栅极和主DICE锁存电路中一路数据信号m1的输出端连接；所述NM53的栅极与时钟反相器链电路生成的反相时钟信号nclk1的信号输出端连接，其源极与NM52的漏极相连；所述NM52的栅极分别与PM51和NM54的漏极、PM53的栅极以及PM62和NM65的栅极连接，其源极与NM51的漏极相连；所述NM51的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM51的源极外接电源，漏极与NM54的漏极连接；所述NM54的栅极分别与PM54和NM57的漏极、PM55的栅极和主DICE锁存电路中一路数据信号m2的输出端连接；所述PM52的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，源极外接电源，漏极与PM53的源极连接；所述PM53的漏极与PM54的源极相连；所述PM54的栅极与时钟反相器链电路生成的同相时钟信号bclk2的信号输出端连接，PM54的漏极与NM57的漏极连接；所述NM57的栅极与时钟反相器链电路生成的反相时钟信号nclk2的信号输出端连接，其源极与NM56的漏极相连；所述NM56的源极与NM55的漏极相连；所述NM55的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM55的源极外接电源，漏极与NM58的漏极连接；所述NM58的栅极分别与PM58和NM61的漏极、PM59的栅极和主DICE锁存电路中一路数据信号m3的输出端连接；所述PM56的栅极与置位复位信号产生电路的复位信号r的信号输出端连接，源极外接电源，漏极与PM57的源极连接；所述PM57的漏极与PM58的源极相连；所述PM58的栅极与时钟反相器链电路生成的同相时钟信号bclk3的信号输出端连接，PM58的漏极与NM61的漏极连接；所述NM61的栅极与时钟反相器链电路生成的反相时钟信号nclk3的信号输出端连接，其源极与NM60的漏极相连；所述NM60的源极与NM59的漏极相连；所述NM59的栅极与置位复位信号产生电路的置位信号sn的信号输出端连接；所述PM59的源极外接电源，漏极与NM62的漏极连接；所述PM60的源极外接电源，漏极与PM61的源极连接；所述PM61的栅极与NM64的栅极连接，其漏极与PM62的源极连接，所述PM62的漏极与NM65的漏极连接；所述NM65的源极与NM64的漏极相连，NM64的源极与NM63的漏极连接；所述PM62的漏极输出数据信号Q；所述NM51、NM54、NM55、NM58、NM59、NM62、NM63的源极均接地。

由图7可见，本实施例从复位信号r产生时序图上可以看出，nclk1信号是由PM1和NM1构成的反相器产生的反相时钟信号，相对于CK信号会产生一定的延时，同样的，bclk1信号是由PM2和NM2构成的反相器产生的同相时钟信号，bclk1相对于nclk1也存在一定的延时，恰当的设置时钟反相器链电路中各个MOS管的宽长比，可以使得nclk2相对bclk1存在一定的延时，bclk2相对nclk2也存在一定的延时。

若在时钟上升沿时，数据输入端D接收到一个SET正脉冲时，这个正脉冲有可能会恰好让触发器的TICE结构将这个错误的数据存储起来，但在复位信号r产生时序图上可以看出，在两个虚线之间的时间段内，D、nd、d1、nclk1和bclk2都处于低电平状态，而图4中的NM22~NM26以及PM22~PM26构成的或非门，当且仅当D、nd、d1、nclk1和bclk2这五个信号同时为低电平时，输出为r为高电平，而当r信号为高电平时，会将主TICE锁存电路和从TICE锁存电路同时复位，从而确保触发器不受SET正脉冲的影响。

本实施例中，r信号为高电平有效且sn信号为高电平无效时，主TICE和从TICE处于复位状态，其复位的原理如下：PM33和PM42截止，NM42导通，从而使节点a1复位为低电平。PM37和PM43截止，NM43导通，从而使节点a2复位为低电平。PM41和PM44截止，NM44导通，从而使节点a3复位为低电平。

本实施例中，PM45和PM48截止，NM45和NM46导通，从而使节点m1复位为低电平。PM46和PM52截止，NM47和NM48导通，从而使节点m2复位为低电平。PM47和PM56截止，NM49和NM50导通，从而使节点m3复位为低电平。当m1、m2和m3复位为低电平时，受TICE互锁存作用影响，q1、q2和q3会变为高电平，从而导致输出Q为低电平。

类似的，由图8可见，本实施例中，若在时钟上升沿时，数据输入端D接收到一个SET负脉冲时，这个负脉冲有可能会恰好让触发器的TICE结构将这个错误的数据存储起来，但在置位信号sn产生时序图上可以看出，在两个虚线之间的时间段内，D、nd、d1、CK和nclk2都处于高电平状态，而图4中的NM17~NM21以及PM17~PM21构成的与非门，当且仅当D、d1、d2、CK和nclk2这五个信号同时为高电平时，输出为sn为低电平，而当sn信号为低电平时，会将主TICE锁存电路和从TICE锁存电路同时置位，从而确保触发器不受SET负脉冲的影响。

本实施例中，sn信号为低电平有效且r信号为低电平无效时，主TICE和从TICE处于置位状态，其置位的原理如下：NM32和NM42截止，PM42导通，从而使节点a1置位为高电平。NM36和NM43截止，PM43导通，从而使节点a2置位为高电平。NM40和NM44截止，PM44导通，从而使节点a3置位为高电平。

本实施例中，PM45导通，NM45、NM46和NM51截止，从而使节点m1置位为高电平。PM46导通，NM47、NM48和NM55截止，从而使节点m2置位为高电平。PM47导通，NM49、NM50和NM59截止，从而使节点m3置位为高电平。当m1、m2和m3置位为高电平时，受TICE互锁存作用影响，q1、q2和q3会变为低电平，从而导致输出Q为高电平。

本实施例所述的基于SET检测的三路互锁存触发器电路与基于以往C单元滤波的抗辐射触发器相比，其对数据输入端的SET脉冲处理方式上更先进，体现在不需要等待输入数据的滤波过程，无论采样的数据是高电平还是低电平，都会直接送入主TICE锁存器锁存起来，然后通过置位复位信号产生电路判断送入的数据是否为SET脉冲来决定是否需要对触发器进行置位或者复位，减少了延时滤波产生的较大的建立时间，从而使触发器的时序性能更好。

以上所述，仅是本实用新型的实施例，并非对本实用新型作任何限制，凡是根据本实用新型技术实质对以上实施例所作的任何简单修改、变更以及等效方法的变化，均仍属于本实用新型技术方案的保护范围内。