一种高速SARADC电路及集成芯片的制作方法

本发明涉及芯片领域，特别涉及一种高速saradc电路及集成芯片。

背景技术：

当前，传统的高速saradc(successiveapproximationanalogtodigitalconverter，逐次逼近模数转换器)电路中动态比较器和logic为主要的工作元件，当动态比较器中周期时钟clkc处在上升沿时动态比较器进行比较，下降沿时动态比较器复位。整个高速saradc电路中信号的一次转换需要经历三个阶段，每个阶段的耗时如图1所示，其中第一个阶段是动态比较器比较，耗时为tc，第二阶段为将动态比较器的比较结果通过logic传递给dac，耗时为tl，第三阶段为dac建立的时间，耗时为tdac。

通常情况下，选择可再生比较器作为动态比较器，这种比较器在输入信号较大时，能够很快比较出结果进而缩短比较时间，但在输入信号较小时，可再生比较器的比较速度较慢。这是因为可再生比较器有两个工作阶段，第一个阶段是放大ta，第二个阶段为再生tr，当输入信号减小，放大阶段的时间ta会明显拉长，导致高速saradc电路的信号转换速度变慢。

因此，如何提供一种解决上述技术问题的方案是目前本领域技术人员需要解决的问题。

技术实现要素：

有鉴于此，本发明的目的在于提供一种提高转换速度的高速saradc电路及集成芯片。其具体方案如下：

一种高速saradc电路，包括采样开关、电容式dac、两个放大器、动态比较器、异步sarlogic，其中：

所述采样开关的输入端与输入采样信号连接，输出端与所述电容式dac的输入端连接；两个所述放大器的输入端分别连接所述电容式dac的两个输出端，两个所述放大器的输出端分别连接所述动态比较器的两个输入端；所述动态比较器的输出端与所述异步sarlogic的输入端连接。

优选的，控制两个所述放大器的第一控制时钟与控制所述动态比较器的第二控制时钟之间存在延迟。

优选的，两个所述放大器均为反相器，其中：

输入端与所述电容式dac的正输入端连接的反相器，其输出端与所述动态比较器的反相输入端连接；

输入端与所述电容式dac的负输入端连接的反相器，其输出端与所述动态比较器的同相输入端连接。

优选的，每个所述反相器包括nmos管、pmos管、第一开关管和第二开关管，其中：

所述pmos管的栅极和所述nmos管的栅极连接后作为该反相器的输入端；

所述pmos管的源极与预设电压源连接，所述pmos管的漏极与所述第一开关管的第一端连接；

所述nmos管的源极接地，所述nmos管的漏极与所述第二开关管的第一端连接；

所述第一开关管的第二端和所述第二开关管的第二端连接后作为该反相器的输出端；

所述第一开关管和所述第二开关管的状态由所述第一控制时钟控制。

优选的，所述第一控制时钟具体由所述第二控制时钟通过延时单元生成，所述延时单元包括：

输入端分别接入所述第二控制时钟的第一延时电路和第二延时电路；

第一输入端与所述第一延时电路的输出端连接、第二输入端与所述第二延时电路的输出端连接、输出所述第一控制时钟的与非门；

其中所述第一延时电路与所述第二延时电路的延时参数不同。

优选的，所述放大器的共模电压值为所述动态比较器的供电电压值的1/2。

相应的，本申请还公开了一种高速saradc集成芯片，包括如上文任一项所述高速saradc电路。

本申请公开了一种高速saradc电路，包括采样开关、电容式dac、两个放大器、动态比较器、异步sarlogic，其中：所述采样开关的输入端与输入采样信号连接，输出端与所述电容式dac的输入端连接；两个所述放大器的输入端分别连接所述电容式dac的两个输出端，两个所述放大器的输出端分别连接所述动态比较器的两个输入端；所述动态比较器的输出端与所述异步sarlogic的输入端连接。本申请在动态比较器前增加了两个放大器，提前对信号进行放大，缩短动态比较器内部放大的时间，使当前信号通过动态比较器之后的处理与下一信号的放大能够同时进行，继而提高了高速saradc电路中连续信号的转换速度，同时由于动态比较器的输入信号较大，高速saradc电路的噪声要求也得到放宽。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中信号转换的时序示意图；

图2为本发明实施例中一种高速saradc电路的结构分布图；

图3为本发明实施例中动态比较器的电路结构图；

图4为本发明实施例中信号转换的时序示意图；

图5为本发明实施例中另一种高速saradc电路的结构分布图；

图6为本发明实施例中一种具体的放大器的电路结构图；

图7为本发明实施例中延时单元的电路结构图及时序示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

通常情况下，选择可再生比较器作为动态比较器，这种比较器在输入信号较大时，能够很快比较出结果进而缩短比较时间，但在输入信号较小时，可再生比较器的比较速度较慢。本申请在动态比较器前增加了两个放大器，提前对信号进行放大，缩短动态比较器内部放大的时间，继而提高了高速saradc电路中连续信号的转换速度，高速saradc电路的噪声要求也得到放宽。

本发明实施例公开了一种高速saradc电路，参见图2所示，包括采样开关k、电容式dac、两个放大器a1和a2、动态比较器01、异步sarlogic02，其中：

采样开关k的输入端与输入采样信号vin/vip连接，输出端与电容式dac的输入端连接；两个放大器a1和a2的输入端分别连接电容式dac的两个输出端，两个放大器a1和a2的输出端分别连接动态比较器01的两个输入端，这两个输入端分别为正相输入端和反相输入端；动态比较器01的输出端与异步sarlogic02的输入端连接。

其中，电容式dac为电容矩阵，包括c1-cn-1组电容；动态比较器01的具体电路结构参见图3所示，当动态比较器01的使能信号clk_comp为低电平时，动态比较器01内部发生振荡，为其提供时钟clkc，也即本实施例中的第二控制时钟。

可以理解的是，本实施例中放大器a1和a2位于动态比较器01之前，能够提前对信号进行放大，动态比较器01会迅速进入再生阶段，不需再花费较长时间进行放大，解除了信号转换过程中时钟信号clkc上升后放大阶段和其他阶段的串行耦合关系，如图4所示，下一信号的放大不必再等待下一周期的时钟信号clkc上升沿，在时钟信号clkc上升之前就可进行放大，也即当前信号的其他阶段耗时tc-1(也即tr-1)、tl-1、tdac-1与下一信号的放大耗时ta-2可并行。

此外，由于动态比较器01接收到的信号为放大后信号，同时放宽了整个电路对比较器噪声的要求，因此在使用相同比较器的情况下，本实施例中的高速saradc电路的信噪比会优于传统结构。

进一步的，考虑到放大器a1和a2应提前于动态比较器01工作，放大器a1和a2的控制时钟应早于动态比较器01的控制时钟，在实际操作中，由于控制时钟clkc通过动态比较器01内部振荡产生，因此控制两个放大器a1和a2的第一控制时钟clka与控制动态比较器的第二控制时钟clkc之间存在延迟。

进一步的，电路工作需要合适的电压设置，可设置放大器a1和a2的共模电压值为动态比较器01的供电电压值的1/2，或1/2左右即可。

本申请公开了一种高速saradc电路，包括采样开关、电容式dac、两个放大器、动态比较器、异步sarlogic，其中：所述采样开关的输入端与输入采样信号连接，输出端与所述电容式dac的输入端连接；两个所述放大器的输入端分别连接所述电容式dac的两个输出端，两个所述放大器的输出端分别连接所述动态比较器的两个输入端；所述动态比较器的输出端与所述异步sarlogic的输入端连接。本申请在动态比较器前增加了两个放大器，提前对信号进行放大，缩短动态比较器内部放大的时间，使当前信号通过动态比较器之后的处理与下一信号的放大能够同时进行，继而提高了高速saradc电路中连续信号的转换速度，同时由于动态比较器的输入信号较大，高速saradc电路的噪声要求也得到放宽。

本发明实施例公开了一种具体的高速saradc电路，相对于上一实施例，本实施例对技术方案作了进一步的说明和优化。具体的，参见图5所示，可设置两个放大器a1和a2均为反相器，则采用交叉连接的方式来保证电路的正确性，具体的：

输入端与电容式dac的正输入端连接的反相器a1，其输出端与动态比较器01的反相输入端连接；

输入端与电容式dac的负输入端连接的反相器a2，其输出端与动态比较器01的同相输入端连接。

具体的，任一反相器的电路结构图如图6所示，包括nmos管mn、pmos管mp、第一开关管k1和第二开关管k2，其中：

pmos管mp的栅极和nmos管mn的栅极连接后作为反相器的输入端；

pmos管mp的源极与预设电压源vdd连接，pmos管mp的漏极与第一开关管k1的第一端连接；

nmos管mn的源极接地，nmos管mn的漏极与第二开关管k2的第一端连接；

第一开关管k1的第二端和第二开关管k2的第二端连接后作为反相器的输出端；

第一开关管k1和第二开关管k2的状态由第一控制时钟clka控制。

进一步的，第一控制时钟clka具体由第二控制时钟clkc通过延时单元生成，参见图7所示的电路和时钟波形，延时单元包括：

输入端分别接入第二控制时钟clkc的第一延时电路dly1和第二延时电路dly2；

第一输入端与第一延时电路dly1的输出端连接、第二输入端与第二延时电路dly2的输出端连接、输出第一控制时钟clka的与非门u；

其中第一延时电路dly1与第二延时电路dly2的延时参数不同。

本实施例中高速saradc电路的比较过程中，动态比较器01比较的是放大后的信号，动态比较器01会迅速进入再生阶段，从而有效地减小了tc，加快了adc的转换速度。

相应的，本申请实施例还公开了一种高速saradc集成芯片，包括如上文任一项所述高速saradc电路。

其中，本实施例中有关高速saradc电路的具体内容，可以参照上文实施例中的相关描述。

其中，本实施例中高速saradc集成芯片，具有与上文实施例中高速saradc电路相同的有益效果。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本发明所提供的一种高速saradc电路及集成芯片进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。