技术特征：1.一种高速saradc电路，其特征在于，包括采样开关、电容式dac、两个放大器、动态比较器、异步sarlogic，其中：
所述采样开关的输入端与输入采样信号连接，输出端与所述电容式dac的输入端连接；两个所述放大器的输入端分别连接所述电容式dac的两个输出端，两个所述放大器的输出端分别连接所述动态比较器的两个输入端；所述动态比较器的输出端与所述异步sarlogic的输入端连接。
2.根据权利要求1所述高速saradc电路，其特征在于，控制两个所述放大器的第一控制时钟与控制所述动态比较器的第二控制时钟之间存在延迟。
3.根据权利要求2所述高速saradc电路，其特征在于，两个所述放大器均为反相器，其中：
输入端与所述电容式dac的正输入端连接的反相器，其输出端与所述动态比较器的反相输入端连接；
输入端与所述电容式dac的负输入端连接的反相器，其输出端与所述动态比较器的同相输入端连接。
4.根据权利要求3所述高速saradc电路，其特征在于，每个所述反相器包括nmos管、pmos管、第一开关管和第二开关管，其中：
所述pmos管的栅极和所述nmos管的栅极连接后作为该反相器的输入端；
所述pmos管的源极与预设电压源连接，所述pmos管的漏极与所述第一开关管的第一端连接；
所述nmos管的源极接地，所述nmos管的漏极与所述第二开关管的第一端连接；
所述第一开关管的第二端和所述第二开关管的第二端连接后作为该反相器的输出端；
所述第一开关管和所述第二开关管的状态由所述第一控制时钟控制。
5.根据权利要求4所述高速saradc电路，其特征在于，所述第一控制时钟具体由所述第二控制时钟通过延时单元生成，所述延时单元包括：
输入端分别接入所述第二控制时钟的第一延时电路和第二延时电路；
第一输入端与所述第一延时电路的输出端连接、第二输入端与所述第二延时电路的输出端连接、输出所述第一控制时钟的与非门；
其中所述第一延时电路与所述第二延时电路的延时参数不同。
6.根据权利要求1至5任一项所述高速saradc电路，其特征在于，所述放大器的共模电压值为所述动态比较器的供电电压值的1/2。
7.一种高速saradc集成芯片，其特征在于，包括如权利要求1至6任一项所述高速saradc电路。
技术总结本申请公开了一种高速SAR ADC电路及集成芯片，包括采样开关、电容式DAC、两个放大器、动态比较器、异步SAR logic，其中：采样开关的输入端与输入采样信号连接，输出端与电容式DAC的输入端连接；两个放大器的输入端分别连接两个电容式DAC的两个输出端，两个放大器的输出端分别连接动态比较器的两个输入端；动态比较器的输出端与异步SAR logic的输入端连接。本申请在动态比较器前增加了两个放大器，提前对信号进行放大，缩短动态比较器内部放大的时间，使当前信号通过动态比较器之后的处理与下一信号的放大能同时进行，继而提高了高速SAR ADC电路中连续信号的转换速度，噪声要求也得到放宽。
技术研发人员：周述
受保护的技术使用者：湖南国科微电子股份有限公司
技术研发日：2020.06.22
技术公布日：2020.09.04