一种输出延迟线及延迟锁相环的制作方法
本申请涉及信号处理技术领域，更具体地说，涉及一种输出延迟线及延迟锁相环。
背景技术：
延迟锁相环(delay-lockedloop，dll)是一种时钟产生和同步电路，可产生多相时钟输出，参考图1，图1示出了一种延迟锁相环产生的四相输出时钟信号，这四相输出时钟的相位分别为-90°、+90°、-180°和+180°。
延迟锁相环通常应用于nandflash(与非存储器)控制器中，用于为nandflash控制器提供多相时钟信号。
在2020年发布的onfi(opennandflashinterface，开放式nand快闪存储器接口)4.2国际标准中，规定了nandflash所有时间模式mode0～mode15，而延迟锁相环的锁定范围必须覆盖onfi协议规定的nandflash工作的所有时间模式，因此根据onfi4.2国际标准的设计要求，延迟锁相环的设计要求需要满足：锁定范围必须能覆盖33mhz～800mhz频率范围，而现有的延迟锁相环设计能工作的频率范围与33mhz～800mhz相差较远，无法满足onfi4.2规定的频率范围要求。
技术实现要素：
为解决上述技术问题，本申请提供了一种输出延迟线及延迟锁相环，以通过可配置的粗调延迟线和精调延迟线的方式，调整单个粗调延迟单元的延迟时间参数以及单个精调延迟单元的延迟时间参数，以在保持其他电路不变的前提下，通过调整输出延迟线的总延迟时间，实现延迟锁相环的能工作的频率范围覆盖33mhz～800mhz的目的。
为实现上述技术目的，本申请实施例提供了如下技术方案：
一种输出延迟线应用于延迟锁相环，所述输出延迟线包括：多个延迟块，每个所述延迟块包括串接的粗调延迟线和精调延迟线，其中，
所述粗调延迟线包括多级粗延迟单元，所述粗延迟单元包括多级粗配置延迟单元，所述粗延迟单元用于接收配置选择信号，并根据所述配置选择信号调整接入回路的粗配置延迟单元的级数，从而调整粗延迟单元的延迟，以使所述粗调延迟线的延迟时间参数与所述配置选择信号相匹配；
所述精调延迟线包括多级精延迟单元，所述精延迟单元包括多级精配置延迟单元，所述精延迟单元用于接收所述配置选择信号，并根据所述配置选择信号调整接入回路的精配置延迟单元的级数，从而调整精延迟单元的延迟，以使所述精调延迟线的延迟时间参数与所述配置选择信号相匹配。
可选的，所述粗延迟单元包括：第一延迟支路、第二延迟支路以及第一选择器；
所述第一延迟支路包括多个第一开关和所述多级粗配置延迟单元，各个所述第一开关导通时，用于短路不同数量的所述粗配置延迟单元；
所述第二延迟支路包括第二开关；
所述第一延迟支路和所述第二延迟支路并联，构成第一参数调节结构，所述第一参数调节结构的一端用于接收输入信号，所述第一参数调节结构的另一端与所述第一选择器连接；
所述配置选择信号根据输入所述延迟锁相环的时钟信号的频率确定，当所述时钟信号的频率小于第一预设值时，所述配置选择信号为第一类控制信号，所述第一类控制信号与所述时钟信号所属频段对应；当所述时钟信号的频率大于或等于所述第一预设值时，所述配置选择信号为第二类控制信号；
所述第二类控制信号，用于控制所述第一选择器将所述第二延迟支路接入回路，和用于控制所述第二开关导通，以使所述第二延迟支路将所述第一延迟支路短路，使所述粗调延迟线的延迟时间参数最小；
所述第一类控制信号，用于控制所述第一选择器将所述第一延迟支路接入回路，和用于控制与所述第一类控制信号对应的第二开关导通，以使所述粗调延迟线的延迟时间参数与所述配置选择信号相匹配。
可选的，所述多级粗配置延迟单元依次串接；
所述多个第一开关的第一端均连接所述第一延迟支路的输出端；
各个所述第一开关的第二端分别连接每两个所述粗配置延迟单元的连接节点。
可选的，所述粗配置延迟单元包括两个串接的反相器。
可选的，所述粗配置延迟单元包括两个反相器和两个电容；
两个所述反相器依次串接，两个所述电容的第一端分别与两个所述反相器的输出端连接，两个所述电容的第二端接地。
可选的，所述粗延迟单元还包括：第一逻辑结构、第二逻辑结构、第三逻辑结构和第四逻辑结构；其中，
所述第一逻辑结构和第二逻辑结构的第一输入端均与所述第一选择器的输出端连接；
所述第一逻辑结构的第二输入端用于接收第一粗调控制码，所述第一逻辑结构的输出端作为所述粗调延迟线对下一级粗调延迟线的输出端；
所述第二逻辑结构的第二输入端用于接收第二粗调控制码，所述第一粗调控制码和所述第二粗调控制码互为反相，所述第二逻辑结构的输出端与所述第三逻辑结构和第四逻辑结构的第一输入端均连接；
所述第三逻辑结构的第二输入端与所述第四逻辑结构的第二输入端连接，作为所述粗调延迟线接收下一级粗调延迟线输出信号的输入端；
所述第三逻辑结构的输出端用于输出所述粗调延迟线的输出信号。
可选的，所述精调延迟单元包括：第三延迟支路、第四延迟支路以及第二选择器；
所述第三延迟支路包括多个第三开关和多级第一精配置延迟单元，各个所述第三开关导通时，用于短路不同数量的所述第一精配置延迟单元；
所述第四延迟支路包括第四开关和第二精配置延迟单元；
所述第三延迟支路和所述第四延迟支路并联，构成第二参数调节结构，所述第二参数调节结构的一端用于接收输入信号，所述第二参数调节结构的另一端与所述第二选择器连接；
所述第二类控制信号，还用于控制所述第二选择器将所述第四延迟支路接入回路，和用于控制所述第四开关导通，以使所述第四延迟支路将所述第三延迟支路短路，使所述精调延迟线的延迟时间参数最小，且与所述粗调延迟单元的延迟时间参数匹配；
所述第一类控制信号还用于控制所述第二选择器将所述第三延迟支路接入回路，和用于控制与所述第一类控制信号对应的第三开关导通，以使所述精调延迟线的延迟时间参数与所述粗延迟单元的延迟时间参数匹配。
可选的，所述精调延迟线的延迟时间参数与所述粗延迟单元的延迟时间参数满足第一预设公式；
所述第一预设公式包括：
可选的，n的取值范围为8～32。
一种延迟锁相环，包括如上述任一项所述的输出延迟线。
从上述技术方案可以看出，本申请实施例提供了一种输出延迟线及延迟锁相环，其中，所述输出延迟线由多个延迟块组成，每个所述延迟块包括可配置的粗调延迟线和精调延迟线，具体地，所述粗调延迟线包括多级粗延迟单元，所述精调延迟线包括多级精延迟单元，可通过配置选择信号调整接入回路的粗配置延迟单元以及精配置延迟单元的级数实现对粗延迟单元和精延迟单元各自的延迟时间参数的调整，使得粗调延迟线的延迟时间参数与所述配置选择信号相匹配，且精调延迟线的延迟时间参数与所述粗调延迟单元的延迟时间参数相匹配，实现满足不同频段下所需的延迟锁相环的延迟时间的目的，将33mhz～800mhz的工作频率范围分段实现，能够支持onfi4.2国际协议定义的所有时间模式。
另外，基于所述输出延迟线的延迟锁相环具有良好的可扩展性，除了能够满足当前onfi4.2国际协议中对于nv-ddr2/3接口的全部时序模式要求之外，还能覆盖更宽的频率范围，满足未来onfi新标准的发展要求。
进一步的，本申请实施例提供的输出延迟线无需对其他结构进行改变，有效解决了因大锁频范围带来的长延迟链问题。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为四相输出时钟信号的示意图；
图2为onfi协议规定nandflash接口在读/写操作下，数据dq与时钟dqs相位关系的示意图；
图3为onfi4.2国际标准规定的nandflash所有时间模式mode0～mode15；
图4为现有技术的一种用于产生四相时钟信号的延迟锁相环的结构；
图5为一种粗延迟单元的结构示意图；
图6为由图5所示的粗延迟单元构成的粗调延迟线的具体结构示意图；
图7为本申请的一个实施例提供的一种可配置输出延迟线的结构示意图；
图8为本申请的一个实施例提供的一种可配置粗延迟单元的结构示意图；
图9为本申请的一个实施例提供的一种多级粗配置延迟单元的结构示意图；
图10为本申请的另一个实施例提供的一种多级粗配置延迟单元的结构示意图；
图11为本申请的一个实施例提供的一种精调延迟线的结构示意图；
图12和图13分别为在当配置选择信号为第一类控制信号时，输出延迟线在最短延迟状态和最长延迟状态下的仿真结果；
图14和图15分别为在当配置选择信号为第二类控制信号时，输出延迟线在最短延迟状态和最长延迟状态下的仿真结果。
具体实施方式
延迟锁相环为满足nandflash接口电路中高速ddr(doubledatarate，双倍数据速率)数据收发功能，通常需要实现多相输出，典型值为如图1所示的四相输出。
nandflash高速接口——nv-ddr/ddr2/3模式，上升沿或下降沿均能实现数据收发，因此需要产生以全局时钟clk为源的多相位互补的时钟，典型为四相时钟。onfi协议规定nandflash接口在读/写操作下，数据dq与时钟dqs相位关系不相同。参考图2，以高速nv-ddr2/ddr3为例：读数据时，nand发送源同步的dq和dqs信息(如图2中矩形框标注部分)，dqs的边沿与dq边沿对齐。
写数据时，为了保证数据采样的准确性，包容数据不确定的抖动(仍然参考图2矩形框标注部分)，时钟dqs的边沿与数据dq的中间位置对齐。
2020年发布的onfi4.2国际标准规定了nandflash所有时间模式mode0～mode15，这些时间模式如图3所示，从图3中可以看出，为了满足最新的onfi4.2国际标准要求，延迟锁相环的设计要求：(1)、锁定范围必须能覆盖33mhz～800mhz频率范围；(2)、可产生四相时钟信号。
参考图4，图4示出了一种可行的用于产生四相时钟信号的延迟锁相环的结构，包括鉴相器(pd)、控制逻辑、n位粗锁控制器、m位精锁控制器和四相输出延迟线(dcdl)构成，四相输出延迟线由4个相同的延迟块(hdl)组成，每个延迟块均由粗调延迟线(cdl)和精调延迟线(fdl)构成，每个延迟块受相同的粗调、精调控制码控制，即它们产生的延迟相同。
延迟锁相环正常启动后，n位粗锁控制器/m位精锁控制器开始工作，确定大致锁定位置，产生粗调控制码和精调控制码，粗调控制码和精调控制码控制四相输出延迟线产生相应的延迟。
输入时钟clkin通过四相输出延迟线得到四相输出时钟clk90、clk180、clk270和clk360。
时钟信号clk360反馈给鉴相器，鉴相器比较clk360与clkin之间的相位关系，输出up/dn信号。up/dn信号送入控制逻辑模块内，使n位粗锁控制器/m位精锁控制器根据up/dn信号的信息调整粗调控制码和/或精调控制码。四相输出延迟线根据粗调控制码和/或精调控制码调整延迟后，重新得到的clk360继续反馈给鉴相器与clkin比较，若up/dn不同，延迟需要进一步调整，即重复上述步骤，若up/dn相同，则说明clk360与clkin对齐，延迟锁相环锁定。
发明人研究发现，延迟锁相环的锁频范围受到四相输出延迟线的延迟范围限制，四相输出延迟线的最短延迟决定锁频上限，四相输出延迟线的最长延迟决定锁频下限。
如图5所示，典型的粗延迟单元由4个与非门和1个反相器组成，互补控制码c[i]/～c[i]决定传播路径长短，从而控制粗延迟单位时间。图5中，in和out分别表示粗延迟单元的输入和输出，nextin表示连接下一级粗延迟单元的输入，nextout表示连接下一级粗延迟单元的输出。
粗调延迟线由多个粗延迟单元串联组成，延迟锁相环的锁频范围决定粗延迟单元的级数(即总延迟时间)。粗延迟单元级数等于粗调控制码的位数，如图6所示为某一粗调延迟线的具体结构，这里出于功耗和面积的综合考量，选择的粗延迟单元的级数为16。
类似的，精调延迟线也由多个精延迟单元串联组成。同样综合考虑功耗、面积和精度因素，选择精延迟单元级数为16。
为保证逻辑正确以及延迟锁相环能够正常锁定，精调延迟线的总延迟必须覆盖一个单位粗延迟时间，那么单位精延迟时间＝精调延迟线的总延迟/16≈单位粗延迟/16。
四相输出延迟线由4个延迟块串联组成，那么四相输出延迟线总共包含64级粗延迟单元和64级精延迟单元。
四相输出延迟线的最短延迟(dcdl,min)＝(粗调延迟线的本征延迟+精调延迟线的本征延迟)×4；四相输出延迟线的最长延迟(dcdl,max)＝dcdl,min+(16×tcdu+16×tfdu)×4。
以目前多数控制器芯片采用的28nmcmos工艺为例，经过设计优化后，在典型pvt(process,voltage,temperature；ttcorner,0.9v,25℃)条件下仿真，得到dcdl,min为802.6ps，dcdl,max为6.72ns。
除了延迟线电路，dll系统内其他电路模块也存在本征延迟(约为30ps)。因此该dll能锁定的时钟最小周期约为833ps，最大约为6.75ns；那么能工作的频率范围约为[148mhz，1.2ghz]。
因此可以看出，即使通过系统优化，该四相延迟锁相环的锁定范围仍无法满足onfi4.2规定的[33mhz,800mhz]频率范围要求。如果单纯增加延长线的长度和精度，会造成晶体管数目和控制电路复杂度的急剧上升，导致面积、功耗无法接受。
onfi4.2国际协议标准规定最低时钟频率为33mhz(mode0)，延迟锁相环为实现低频下锁定，必须增加四相输出延迟线的延迟时间。若增加粗调延迟线和精调延迟线中延迟单元的延迟，会降低锁频上限，仍不能实现宽频输入的要求。
若通过增加粗调延迟线和精调延迟线中的延迟单元个数来延长四相输出延迟线，需要实现dcdl,max＝30ns左右才能实现30mhz低频锁定，所以四相输出延迟线需扩大4.5倍(30ns/6.72ns)左右，粗延迟单元和精延迟单元的级数需扩增至286级。这大大增加延迟线的面积，同时扩大控制器的位数，控制器面积也大大增大。出于面积和功耗考虑，这种方案在实际物理设计上并不可行。
而如果需要满足onfi4.2协议规定的最高时钟频率800mhz(mode15)要求，需要缩短单位延迟时间提高精度，这会进一步增大四相输出延迟线中延迟单元个数，导致更大的功耗和面积。
有鉴于此，本申请实施例提供了一种输出延迟线，所述输出延迟线由多个延迟块组成，每个所述延迟块包括可配置的粗调延迟线和精调延迟线，具体地，所述粗调延迟线包括多级粗延迟单元，所述精调延迟线包括多级精延迟单元，可通过配置选择信号调整接入回路的粗配置延迟单元以及精配置延迟单元的级数实现对粗延迟单元和精延迟单元各自的延迟时间参数的调整，使得粗调延迟线的延迟时间参数与所述配置选择信号相匹配，且精调延迟线的延迟时间参数与所述粗延迟单元的延迟时间参数相匹配，实现满足不同频段下所需的延迟锁相环的延迟时间的目的，将33mhz～800mhz的工作频率范围分段实现，能够支持onfi4.2国际协议定义的所有时间模式。
另外，基于所述输出延迟线的延迟锁相环具有良好的可扩展性，除了能够满足当前onfi4.2国际协议中对于nv-ddr2/3接口的全部时序模式要求之外，还能覆盖更宽的频率范围，满足未来onfi新标准的发展要求。
进一步的，本申请实施例提供的输出延迟线无需对其他结构进行改变，有效解决了因大锁频范围带来的长延迟链问题。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供了一种输出延迟线，如图7所示，应用于延迟锁相环，所述输出延迟线包括：多个延迟块10，每个所述延迟块10包括串接的粗调延迟线11和精调延迟线12，其中，
所述粗调延迟线11包括多级粗延迟单元，所述粗延迟单元包括多级粗配置延迟单元，所述粗延迟单元用于接收配置选择信号s，并根据所述配置选择信号s调整接入回路的粗配置延迟单元的级数，从而调整粗延迟单元的延迟，以使所述粗调延迟线11的延迟时间参数与所述配置选择信号s相匹配；
所述精调延迟线12包括多级精延迟单元，所述精延迟单元包括多级精配置延迟单元，所述精延迟单元用于接收所述配置选择信号s，并根据所述配置选择信号s调整接入回路的精配置延迟单元的级数，从而调整精延迟单元的延迟，以使所述精调延迟线12的延迟时间参数与所述配置选择信号s以及所述粗延迟单元的延迟时间参数相匹配。
本申请实施例提供的输出延迟线在无需调整其他电路或控制器，也无需延长输出延迟线中延迟块10级数的前提下，采用可配置延迟结构，利用配置选择信号s切换不同频段下所需的延迟线，通过不同工作频段相互交叠，可以保证延迟锁相环的最终工作范围可完整覆盖onfi4.2国际标准的要求，且有效解决了因大锁频范围带来的长延迟链问题。图7中，clkin表示输入到所述输出延迟线的时钟信号。
另外，基于所述输出延迟线的延迟锁相环具有良好的可扩展性，除了能够满足当前onfi4.2国际协议中对于nv-ddr2/3接口的全部时序模式要求之外，还能覆盖更宽的频率范围，满足未来onfi新标准的发展要求。
此外，图7中还示出了分别提供给粗调延迟线的延迟控制信号c<15:0>和提供给精调控制线的延迟控制信号f<15:0>，延迟控制信号c<15:0>用于决定粗调延迟线的传播路径长短，传播路径中的粗延迟单元的级数等于延迟控制信号c<15:0>的有效位数。类似的，延迟控制信号f<15:0>用于决定精调延迟线的传播路径长短，传播路径中的精延迟单元的级数等于延迟控制信号f<15:0>的有效位数。
下面对本申请实施例提供的输出延迟线的具体可行结构进行说明。
参考图8，所述粗调延迟线11中的粗延迟单元包括：第一延迟支路111、第二延迟支路112以及第一选择器113；
所述第一延迟支路111包括多个第一开关s1和所述多级粗配置延迟单元1141，各个所述第一开关s1导通时，用于短路不同数量的所述粗配置延迟单元1141；
所述第二延迟支路112包括第二开关s2；
所述第一延迟支路111和所述第二延迟支路112并联，构成第一参数调节结构，所述第一参数调节结构的一端用于接收输入信号，所述第一参数调节结构的另一端与所述第一选择器113连接；
所述配置选择信号s根据输入所述延迟锁相环的时钟信号的频率确定，当所述时钟信号的频率小于第一预设值时，所述配置选择信号s为第一类控制信号，所述第一类控制信号与所述时钟信号所属频段对应；当所述时钟信号的频率大于或等于所述第一预设值时，所述配置选择信号s为第二类控制信号；
所述第二类控制信号，用于控制所述第一选择器113将所述第二延迟支路112接入回路，和用于控制所述第二开关s2导通，以使所述第二延迟支路112将所述第一延迟支路111短路，使所述粗调延迟线11的延迟时间参数最小；
所述第一类控制信号，用于控制所述第一选择器113将所述第一延迟支路111接入回路，和用于控制与所述第一类控制信号对应的第二开关s2导通，以使所述粗调延迟线11的延迟时间参数与所述配置选择信号s相匹配。
图8中，114表示由多级所述粗配置延迟单元1141组成。
所述配置选择信号s可由延迟锁相环的频率检测器确定，频率检测器在延迟锁相环开始锁定过程之前检测输入的时钟信号的频率范围，从而确定延迟线的配置。此外，所述延迟锁相环也可根据预先设定的时序模式，判定输入的时钟信号在该时序模式下的频率范围，从而确定所述延迟线的配置。
所述第一预设值根据所述输出延迟线的需求工作频率范围的上限以及第一选择器113的具体器件参数而定。一般情况下，当输入的时钟信号的频率小于第一预设值时，可以认为输入的时钟信号为低频时钟信号，此时第一选择器113选择所述第一延迟支路111接入回路对输入的时钟信号进行延迟处理。当输入的时钟信号的频率大于或等于所述第一预设值时，可以认为输入的时钟信号为高频时钟信号，此时第一选择器113选择第二延迟支路112接入回路。
由于所述第一延迟支路111包括多个第一开关s1和多级粗配置延迟单元1141，因此所述第一类控制信号的可行取值数量与多级粗配置延迟单元1141的级数以及多个第一开关s1的数量均相同，一个所述第一类控制信号的值对应于一个所述第一开关s1，第一类控制信号导通与该第一类控制信号对应的第一开关s1，以使该第一开关s1短路相应数量的粗配置延迟单元1141，实现对粗调延迟线11的延迟时间参数的多级调整。
可选地，参考图9，所述多级粗配置延迟单元1141依次串接；
所述多个第一开关s1的第一端均连接所述第一延迟支路111的输出端；
各个所述第一开关s1的第二端分别连接每两个所述粗延迟单元1141的连接节点。
图9中还示出了一种具体地粗配置延迟单元1141的可行构成，在图9中，所述粗配置延迟单元1141包括两个串接的反相器。
在本申请的一个可选实施例中，参考图10，图10示出了另一种可行的粗配置延迟单元1141的构成，在图10中，所述粗配置延迟单元1141包括两个反相器和两个电容；
两个所述反相器依次串接，两个所述电容的第一端分别与两个所述反相器的输出端连接，两个所述电容的第二端接地。
在图10中，除了可以依靠调整接入回路的粗配置延迟单元1141的级数来调整延迟时间之外，还可以通过调整每个所述粗配置延迟单元1141中的电容的大小实现延迟时间的调整。具体地，每个所述粗配置延迟单元1141的延迟时间t＝r×c，其中，r为粗配置延迟单元1141的等效电阻，c表示所述电容的大小，在r保持不变的情况下，调大所述电容的电容值可以增加延迟时间t，减小所述电容的电容值可以降低延迟时间t。
仍然参考图8，图8中还示出了所述粗调延迟线11的其他可行构成结构，在图8中，所述粗延迟单元还包括：第一逻辑结构117、第二逻辑结构115、第三逻辑结构116和第四逻辑结构118；其中，
所述第一逻辑结构117和第二逻辑结构115的第一输入端均与所述第一选择器113的输出端连接；
所述第一逻辑结构117的第二输入端用于接收第一粗调控制码c<i>，所述第一逻辑结构117的输出端作为所述粗调延迟线11对下一级粗调延迟线11的输出端；
所述第二逻辑结构115的第二输入端用于接收第二粗调控制码～c<i>，所述第一粗调控制码c<i>和所述第二粗调控制码～c<i>互为反相，所述第二逻辑结构115的输出端与所述第三逻辑结构116和第四逻辑结构118的第一输入端均连接；
所述第三逻辑结构116的第二输入端与所述第四逻辑结构118的第二输入端连接，作为所述粗调延迟线11接收下一级粗调延迟线11输出信号的输入端；
所述第三逻辑结构116的输出端用于输出所述粗调延迟线11的输出信号。
所述第一逻辑结构117、第二逻辑结构115、第三逻辑结构116和第四逻辑结构118可以均为与非门。图8中还示出了第一粗调控制码c<i>和第二粗调控制码～c<i>的生成方式，即第一粗调控制码c<i>通过输入一个反相器获得所述第二粗调控制码～c<i>。
相应的，所述精调延迟线12的结构可参考粗调延迟线11的结构，可选的，参考图11，所述精调延迟单元包括：第三延迟支路121、第四延迟支路122以及第二选择器123；
所述第三延迟支路121包括多个第三开关s3和多级第一精配置延迟单元，各个所述第三开关s3导通时，用于短路不同数量的所述第一精配置延迟单元；
所述第四延迟支路122包括第四开关s4和第二精配置延迟单元；
所述第三延迟支路121和所述第四延迟支路122并联，构成第二参数调节结构，所述第二参数调节结构的一端用于接收输入信号，所述第二参数调节结构的另一端与所述第二选择器123连接；
所述第二类控制信号，还用于控制所述第二选择器123将所述第四延迟支路122接入回路，和用于控制所述第四开关s4导通，以使所述第四延迟支路122将所述第三延迟支路121短路，使所述精调延迟线12的延迟时间参数最小，且与所述粗调延迟线11的延迟时间参数匹配；
所述第一类控制信号还用于控制所述第二选择器123将所述第三延迟支路121接入回路，和用于控制与所述第一类控制信号对应的第三开关s3导通，以使所述精调延迟线12的延迟时间参数与所述粗调延迟线11的延迟时间参数匹配。
图11中，1211表示多级所述第一精配置延迟单元。1221表示所述第二精配置延迟单元。
其中，可选的，所述精调延迟线12的延迟时间参数与所述粗调延迟线11的延迟时间参数满足第一预设公式；
所述第一预设公式包括：
其中n的取值范围可选为8～32。
由于精调延迟线12需要配合单位粗延迟时间的改变而改变，所以精调延迟线12也应改为可配置延迟线结构，第三延迟支路121和第四延迟支路122的具体可行结构可参考所述第一延迟支路111和所述第二延迟支路112。
在本实施例中，所述精延迟单元分为第一精配置延迟单元和第二精配置延迟单元，所述精延迟单元的结构根据工作频段的不同而不同，当工作频段为高频时，所述精延迟单元的结构为电容器，当工作频段为低频时，所述精延迟单元的结构可以与所述粗延迟单元最小延迟配置下的结构相同。
以16级精延迟单元和16级粗延迟单元为例对本申请实施例提供的输出延迟线进行实验验证。
对整体的可配置输出延迟线在典型pvt下仿真，得到的仿真结构如图12和图13所示，图12和图13分别为在当配置选择信号s为第一类控制信号时，输出延迟线在最短延迟状态和最长延迟状态下的仿真结果。当所述配置选择信号s为第一类控制信号时，输出延迟线工作在高频段，粗调延迟线11的本征延迟+精调延迟线12的本征延迟约为82ps，单位粗延迟约为38ps，单位精延迟约为2.75ps。
仿真得到输出延迟线的最小延迟时间为327ps，最长延迟时间为2.98ns，结果符合逻辑。
参考图14和图15，图14和图15分别为当所述配置选择信号s为第二类控制信号时，输出延迟线在最短延迟状态和最常延迟状态下的仿真结果。
粗调延迟线11的本征延迟+精调延迟线12的本征延迟约为338ps，单位粗延迟时间约为626ps，单位精延迟时间约为43ps，当所述配置选择信号s为第二类控制信号时，输出延迟线工作在低频段，输出延迟线的最小延迟时间为1.35ns，最长延迟时间为44.2ns。由仿真结果得到，当配置选择信号s为第一类控制信号时的最长延迟时间(2.98ns)大于当配置选择信号s为第二类控制信号时的最长延迟时间(1.35ns)，说明两个工作频段相互交叠，输出延迟线的工作范围是连续的。在图12-图15中，从上之下的波形均分别为clkin(输入的时钟信号)、clk90、clk180、ckl270和clk360(分别为输出的四相时钟信号)。
当配置选择信号s为第二类控制信号时，输出延迟线的锁频范围约为23mhz～700mhz，当配置选择信号s为第一类控制信号时，输出延迟线的锁频范围约为335mhz～3ghz。
由此可知，本申请实施例提供的输出延迟线在无需调整延迟锁相环的其他电路结构以及扩展输出延迟线的延迟块10级数的前提下，满足了onfi4.2国际标准协议中33mhz～800mhz的工作频率范围要求，实现了支持onfi4.2国际标准协议中定义的所有时间模式的目的。
相应的，本申请实施例还提供了一种延迟锁相环，包括如上述任一实施例所述的输出延迟线。
综上所述，本申请实施例提供了一种输出延迟线及延迟锁相环，其中，所述输出延迟线由多个延迟块组成，每个所述延迟块包括可配置的粗调延迟线和精调延迟线，具体地，所述粗调延迟线包括多级粗延迟单元，所述精调延迟线包括多级精延迟单元，可通过配置选择信号调整接入回路的粗配置延迟单元以及精配置延迟单元的级数实现对粗延迟单元和精延迟单元各自的延迟时间参数的调整，使得粗调延迟线的延迟时间参数与所述配置选择信号相匹配，且精调延迟线的延迟时间参数与所述粗调延迟单元的延迟时间参数相匹配，实现满足不同频段下所需的延迟锁相环的延迟时间的目的，将33mhz～800mhz的工作频率范围分段实现，能够支持onfi4.2国际协议定义的所有时间模式。
另外，基于所述输出延迟线的延迟锁相环具有良好的可扩展性，除了能够满足当前onfi4.2国际协议中对于nv-ddr2/3接口的全部时序模式要求之外，还能覆盖更宽的频率范围，满足未来onfi新标准的发展要求。
进一步的，本申请实施例提供的输出延迟线无需对其他结构进行改变，有效解决了因大锁频范围带来的长延迟链问题。
本说明书中各实施例中记载的特征可以相互替换或者组合，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
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