1.一种输出延迟线，其特征在于，应用于延迟锁相环，所述输出延迟线包括：多个延迟块，每个所述延迟块包括串接的粗调延迟线和精调延迟线，其中，
所述粗调延迟线包括多级粗延迟单元，所述粗延迟单元包括多级粗配置延迟单元，所述粗延迟单元用于接收配置选择信号，并根据所述配置选择信号调整接入回路的粗配置延迟单元的级数，从而调整粗延迟单元的延迟，以使所述粗调延迟线的延迟时间参数与所述配置选择信号相匹配；
所述精调延迟线包括多级精延迟单元，所述精延迟单元包括多级精配置延迟单元，所述精延迟单元用于接收所述配置选择信号，并根据所述配置选择信号调整接入回路的精配置延迟单元的级数，从而调整精延迟单元的延迟，以使所述精调延迟线的延迟时间参数与所述配置选择信号相匹配。
2.根据权利要求1所述的输出延迟线，其特征在于，所述粗延迟单元包括：第一延迟支路、第二延迟支路以及第一选择器；
所述第一延迟支路包括多个第一开关和所述多级粗配置延迟单元，各个所述第一开关导通时，用于短路不同数量的所述粗配置延迟单元；
所述第二延迟支路包括第二开关；
所述第一延迟支路和所述第二延迟支路并联，构成第一参数调节结构，所述第一参数调节结构的一端用于接收输入信号，所述第一参数调节结构的另一端与所述第一选择器连接；
所述配置选择信号根据输入所述延迟锁相环的时钟信号的频率确定，当所述时钟信号的频率小于第一预设值时，所述配置选择信号为第一类控制信号，所述第一类控制信号与所述时钟信号所属频段对应；当所述时钟信号的频率大于或等于所述第一预设值时，所述配置选择信号为第二类控制信号；
所述第二类控制信号，用于控制所述第一选择器将所述第二延迟支路接入回路，和用于控制所述第二开关导通，以使所述第二延迟支路将所述第一延迟支路短路，使所述粗调延迟线的延迟时间参数最小；
所述第一类控制信号，用于控制所述第一选择器将所述第一延迟支路接入回路，和用于控制与所述第一类控制信号对应的第二开关导通，以使所述粗调延迟线的延迟时间参数与所述配置选择信号相匹配。
3.根据权利要求2所述的输出延迟线，其特征在于，所述多级粗配置延迟单元依次串接；
所述多个第一开关的第一端均连接所述第一延迟支路的输出端；
各个所述第一开关的第二端分别连接每两个所述粗配置延迟单元的连接节点。
4.根据权利要求3所述的输出延迟线，其特征在于，所述粗配置延迟单元包括两个串接的反相器。
5.根据权利要求3所述的输出延迟线，其特征在于，所述粗配置延迟单元包括两个反相器和两个电容；
两个所述反相器依次串接，两个所述电容的第一端分别与两个所述反相器的输出端连接，两个所述电容的第二端接地。
6.根据权利要求2所述的输出延迟线，其特征在于，所述粗延迟单元还包括：第一逻辑结构、第二逻辑结构、第三逻辑结构和第四逻辑结构；其中，
所述第一逻辑结构和第二逻辑结构的第一输入端均与所述第一选择器的输出端连接；
所述第一逻辑结构的第二输入端用于接收第一粗调控制码，所述第一逻辑结构的输出端作为所述粗调延迟线对下一级粗调延迟线的输出端；
所述第二逻辑结构的第二输入端用于接收第二粗调控制码，所述第一粗调控制码和所述第二粗调控制码互为反相，所述第二逻辑结构的输出端与所述第三逻辑结构和第四逻辑结构的第一输入端均连接；
所述第三逻辑结构的第二输入端与所述第四逻辑结构的第二输入端连接，作为所述粗调延迟线接收下一级粗调延迟线输出信号的输入端；
所述第三逻辑结构的输出端用于输出所述粗调延迟线的输出信号。
7.根据权利要求2所述的输出延迟线，其特征在于，所述精调延迟单元包括：第三延迟支路、第四延迟支路以及第二选择器；
所述第三延迟支路包括多个第三开关和多级第一精配置延迟单元，各个所述第三开关导通时，用于短路不同数量的所述第一精配置延迟单元；
所述第四延迟支路包括第四开关和第二精配置延迟单元；
所述第三延迟支路和所述第四延迟支路并联，构成第二参数调节结构，所述第二参数调节结构的一端用于接收输入信号，所述第二参数调节结构的另一端与所述第二选择器连接；
所述第二类控制信号，还用于控制所述第二选择器将所述第四延迟支路接入回路，和用于控制所述第四开关导通，以使所述第四延迟支路将所述第三延迟支路短路，使所述精调延迟线的延迟时间参数最小，且与所述粗调延迟单元的延迟时间参数匹配；
所述第一类控制信号还用于控制所述第二选择器将所述第三延迟支路接入回路，和用于控制与所述第一类控制信号对应的第三开关导通，以使所述精调延迟线的延迟时间参数与所述粗延迟单元的延迟时间参数匹配。
8.根据权利要求7所述的输出延迟线，其特征在于，所述精调延迟线的延迟时间参数与所述粗延迟单元的延迟时间参数满足第一预设公式；
所述第一预设公式包括：
9.根据权利要求8所述的输出延迟线，其特征在于，n的取值范围为8～32。
10.一种延迟锁相环，其特征在于，包括如权利要求1-9任一项所述的输出延迟线。