一种全差分的电平移位器的制作方法

1.本发明属于电源管理技术领域，涉及一种全差分的电平移位器。


背景技术：

2.在电源管理电路中经常需要使用电平移位器将数字信号从一个电源轨上传输到另一个电源轨上，通常要求电平移位器的信号传输速度快、抗干扰能力强、并且电路功耗小。
3.如图1所示是一个传统的电平移位器结构，当输入信号in变化时，会产生两个短脉冲信号inp_pulse和inn_pulse，然后nmos管m1和m2会产生短暂的大电流；随后通过pmos管m10和m12将nmos管m2产生的大电流镜像到n2点，同时通过pmos管m9和m11将nmos管m1产生的大电流进行镜像再由nmos管m5和m6镜像到n2点，镜像过来的两个电流在n2点进行比较，根据比较结果控制输出信号out翻转。而在输入信号in不变时，由nmos管m3和m4以及电阻rs产生的小电流维持n2点信号不变，从而保持输出信号out。
4.但图1所示结构存在两个问题：第一个问题是由于图1所示结构不是全差分结构，因此其抗共模干扰能力差，尤其当高侧电源电压hvdd和高侧电源地hvss的电压有快速变化时，输出信号out有可能发生错误翻转。具体来说，由于nmos管m1产生的大电流到比较点n2点需要多经过m5和m6组成的电流镜，因此nmos管m1产生的大电流到比较点n2点与nmos管m2产生的大电流到比较点n2点的路径不对称，当hvdd/hvss有快速变化时，由于电流输入到比较点n2的两条路径不对称，两条路径对该快速变化的响应不一样，因此比较点n2和输出点可能发生误翻转。第二个问题是图1所示结构在输入信号in不变时，电路中一直有静态电流，因此其静态功耗较大。


技术实现要素：

5.针对上述传统电平移位器存在的输出误翻转和静态功耗的不足之处，本发明提出一种全差分的电平移位器，通过采用全差分结构使得两个电流到比较点的路径完全对称，从而提高抗共模干扰能力，使得当hvdd/hvss有快速变化时，镜像大电流的两条路径对hvdd/hvss变化的响应一样，输出信号不会发生错误翻转；另外本发明在输入信号in不变时没有电流消耗，减小了静态功耗。
6.本发明的技术方案为：一种全差分的电平移位器，包括输入信号处理模块，所述输入信号处理模块用于将输入信号进行处理获得第一控制信号和第二控制信号，所述第一控制信号与所述输入信号同相，所述第二控制信号与所述输入信号反相；所述输入信号处理模块还用于在所述输入信号的上升沿产生一个电流脉冲信号作为上升沿电流脉冲信号和在所述输入信号的下降沿产生一个电流脉冲信号作为下降沿电流脉冲信号；所述电平移位器还包括钳位模块、第三nmos管、第四nmos管、第七nmos管、第八nmos管、第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第六pmos管、第七
pmos管、第八pmos管、第一与非门和第二与非门；第三nmos管的栅极连接所述第一控制信号，其漏极连接第五pmos管的漏极，其源极连接低侧电源地；第四nmos管的栅极连接所述第二控制信号，其漏极连接第六pmos管的漏极，其源极连接低侧电源地；第三pmos管的栅极连接第一pmos管的漏极、第二pmos管的栅极、第五pmos管的源极和所述上升沿电流脉冲信号并作为第一节点，其漏极连接第七pmos管的漏极、第七nmos管的漏极、第八pmos管的栅极、第八nmos管的栅极和第二与非门的第一输入端，其源极连接高侧电源电压；第四pmos管的栅极连接第一pmos管的栅极、第二pmos管的漏极、第六pmos管的源极和所述下降沿电流脉冲信号并作为第二节点，其漏极连接第七pmos管的栅极、第七nmos管的栅极、第八pmos管的漏极、第八nmos管的漏极和第一与非门的第一输入端，其源极连接高侧电源电压；当所述输入信号上升沿来临时所述上升沿电流脉冲信号将所述第一节点拉低，当所述输入信号下降沿来临时所述下降沿电流脉冲信号将所述第二节点拉低；第一与非门的第二输入端连接第二与非门的输出端，其输出端连接第二与非门的第二输入端并作为所述电平移位器的输出端；第一pmos管的源极、第二pmos管的源极、第七pmos管的源极和第八pmos管的源极连接高侧电源电压；第五pmos管的栅极、第六pmos管的栅极、第七nmos管的源极和第八nmos管的源极连接高侧电源地；所述钳位模块用于钳位所述第一节点的电位和第二节点的电位均不低于高侧电源地。
7.具体的，所述输入信号处理模块包括第一反相器、第二反相器、第三反相器、第四反相器、第一延迟单元、第二延迟单元、第一与门、第二与门、第一nmos管和第二nmos管，第一反相器的输入端连接所述输入信号，其输出端产生所述第二控制信号并连接第二反相器的输入端、第二延迟单元的输入端和第二与门的第一输入端；第二反相器的输出端产生所述第一控制信号并连接第一延迟单元的输入端和第一与门的第一输入端；第三反相器的输入端连接第一延迟单元的输出端，其输出端连接第一与门的第二输入端；第四反相器的输入端连接第二延迟单元的输出端，其输出端连接第二与门的第二输入端；第一nmos管的栅极连接第一与门的输出端，其源极连接低侧电源地，其漏极产生所述上升沿电流脉冲信号；第二nmos管的栅极连接第二与门的输出端，其源极连接低侧电源地，其漏极产生所述下降沿电流脉冲信号。
8.具体的，所述钳位模块包括第五nmos管和第六nmos管，第五nmos管的栅极和衬底连接高侧电源地，其漏极连接高侧电源电压，其源极连所述第一节点；第六nmos管的栅极和衬底连接高侧电源地，其漏极连接高侧电源电压，其源极连所述第二节点。
9.本发明的有益效果为：本发明采用全差分结构产生电流并进行比较电路，使得两路电流到比较点路径一致，当高侧电源电压hvdd和高侧电源地hvss有快速变化时也能保持输出信号out不变，从而提高了抗共模干扰能力，消除了hvdd/hvss快速变化对输出信号out的影响；另外本发明提出的电平移位器在输入信号in不变时电路中没有静态电流，减小了电路的静态功耗。
附图说明
10.下面的附图有助于更好地理解下述对本发明不同实施例的描述，这些附图示意性地示出了本发明一些实施方式的主要特征。这些附图和实施例以非限制性、非穷举性的方式提供了本发明的一些实施例。为简明起见，不同附图中具有相同功能的相同或类似的组件或结构采用相同的附图标记。
11.图1是传统电平移位器的结构示意图。
12.图2是本发明提出的一种全差分的电平移位器的结构示意图。
13.图3是本发明提出的一种全差分的电平移位器中一些关键信号的时序图。
具体实施方式
14.为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明进行详细地说明。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
15.本发明提出的一种全差分的电平移位器将全差分的电流产生结构和电流比较结构应用于电平移位器中，从而提高了抗共模干扰能力并消除了静态功耗，本发明中的输入信号处理模块用于将输入信号in进行处理获得第一控制信号inp和第二控制信号inn，其中第一控制信号inp与输入信号in同相，第二控制信号inn与输入信号in反相。如图2所示给出了输入信号处理模块产生第一控制信号inp和第二控制信号inn的一种实现结构，包括第一反相器inv1和第二反相器inv2，第一反相器inv1的输入端连接输入信号in，其输出端产生第二控制信号inn，第二反相器inv2的输出端产生第一控制信号inp。
16.输入信号处理模块的另一个作用是在输入信号in的上升沿产生一个电流脉冲信号作为上升沿电流脉冲信号，并且在输入信号in的下降沿产生一个电流脉冲信号作为下降沿电流脉冲信号。这部分的设计可采用与图1所示的传统结构类似的结构，当然也可以采样其他能够实现同样功能的结构，本实施例采用的输入信号处理模块具体结构不用于限定本发明。如图2所示，本实施例采用的输入信号处理模块还包括第三反相器inv3、第四反相器inv4、第一延迟单元dly1、第二延迟单元dly2、第一与门and1、第二与门and2、第一nmos管mn1和第二nmos管mn2，第一反相器inv1输出第二控制信号inn连接第二延迟单元dly2的输入端和第二与门and2的第一输入端；第二反相器inv2输出第一控制信号inp连接第一延迟单元dly1的输入端和第一与门and1的第一输入端；第三反相器inv3的输入端连接第一延迟单元dly1的输出端，其输出端连接第一与门and1的第二输入端；第四反相器inv4的输入端连接第二延迟单元dly2的输出端，其输出端连接第二与门and2的第二输入端；第一nmos管mn1的栅极连接第一与门and1的输出端，其源极连接低侧电源地vss，其漏极产生上升沿电
流脉冲信号；第二nmos管mn2的栅极连接第二与门and2的输出端，其源极连接低侧电源地vss，其漏极产生下降沿电流脉冲信号。
17.上升沿电流脉冲信号和下降沿电流脉冲信号分别连接到电平移位器的第一节点n1和第二节点p1，用于在输入信号in由低转高（上升沿）时上升沿电流脉冲信号产生短暂的大电流将第一节点n1拉低，在输入信号in由高转低（下降沿）时下降沿电流脉冲信号产生短暂的大电流将第二节点p1拉低。
18.如图1所示，本发明提出的电平移位器还包括第三nmos管mn3、第四nmos管mn4、第七nmos管mn7、第八nmos管mn8、第一pmos管mp1、第二pmos管mp2、第三pmos管mp3、第四pmos管mp4、第五pmos管mp5、第六pmos管mp6、第七pmos管mp7、第八pmos管mp8、第一与非门nand1和第二与非门nand2；第三nmos管mn3的栅极连接第一控制信号inp，其漏极连接第五pmos管mp5的漏极，其源极连接低侧电源地vss；第四nmos管mn4的栅极连接第二控制信号inn，其漏极连接第六pmos管mp6的漏极，其源极连接低侧电源地vss；第三pmos管mp3的栅极连接第一pmos管mp1的漏极、第二pmos管mp2的栅极和第五pmos管mp5的源极并作为第一节点n1连接上升沿电流脉冲信号，其漏极连接第七pmos管mp7的漏极、第七nmos管mn7的漏极、第八pmos管mp8的栅极、第八nmos管mn8的栅极和第二与非门nand2的第一输入端，其源极连接高侧电源电压hvdd；第四pmos管mp4的栅极连接第一pmos管mp1的栅极、第二pmos管mp2的漏极和第六pmos管mp6的源极并作为第二节点p1连接下降沿电流脉冲信号，其漏极连接第七pmos管mp7的栅极、第七nmos管mn7的栅极、第八pmos管mp8的漏极、第八nmos管mn8的漏极和第一与非门nand1的第一输入端，其源极连接高侧电源电压hvdd；第一与非门nand1的第二输入端连接第二与非门nand2的输出端，其输出端连接第二与非门nand2的第二输入端并作为电平移位器的输出端产生输出信号out；第一pmos管mp1的源极、第二pmos管mp2的源极、第七pmos管mp7的源极和第八pmos管mp8的源极连接高侧电源电压hvdd；第五pmos管mp5的栅极、第六pmos管mp6的栅极、第七nmos管mn7的源极和第八nmos管mn8的源极连接高侧电源地hvss；第三nmos管mn3、第四nmos管mn4、第七nmos管mn7、第八nmos管mn8、第一pmos管mp1、第二pmos管mp2、第三pmos管mp3、第四pmos管mp4、第五pmos管mp5、第六pmos管mp6、第七pmos管mp7和第八pmos管mp8的衬底和源极短接，为常规设置。
19.另外本发明还设计了钳位模块用于钳位第一节点n1的电位和第二节点p1的电位均不低于高侧电源地hvss。如图2所示给出了钳位模块的一种实现结构，包括第五nmos管mn5和第六nmos管mn6，第五nmos管mn5的栅极和衬底连接高侧电源地hvss，其漏极连接高侧电源电压hvdd，其源极连第一节点n1；第六nmos管mn6的栅极和衬底连接高侧电源地hvss，其漏极连接高侧电源电压hvdd，其源极连第二节点p1。值得说明的是，其他能够钳位第一节点n1和第二节点p1的电位不低于高侧电源地hvss的结构也可以应用到本技术的钳位模块中。
20.下面结合图3所示的本发明中一些关键信号时序图来说明本发明的工作过程。
21.当输入信号in由低转高时，第一控制信号inp变为高电平，第二控制信号inn变为低电平，第一与门and输出端产生一个高脉冲信号inp_pulse将第一nmos管mn1打开，使得第一nmos管mn1产生的一个短暂的大电流即上升沿电流脉冲信号，上升沿电流脉冲信号在出现短暂的大电流时将第一节点n1拉低，使得第三pmos管mp3打开，于是第三pmos管mp3产生大电流并进入由第七nmos管mn7、第八nmos管mn8、第七pmos管mp7和第八pmos管mp8组成的
锁存latch结构，从而将节点p2（即第八pmos管mp8的栅端）拉高、节点n2（即第七pmos管mp7的栅端）拉低，从而输出信号out翻高。
22.当输入信号in保持为高电平时，第一控制信号inp一直为高电平控制第三nmos管mn3打开，会将第一节点n1保持为低、第二节点p1保持为高，于是由第七nmos管mn7、第八nmos管mn8、第七pmos管mp7和第八pmos管mp8组成的锁存结构一直保持节点p2为高、节点n2为低，从而保持输出信号out为高。可见本发明使用由第七nmos管mn7、第八nmos管mn8、第七pmos管mp7和第八pmos管mp8组成的锁存结构保持输出不变，而不是像图1所示传统结构中通过nmos管m3和m4以及电阻rs产生的小电流维持n2点信号不变，从而保持输出信号out，因此本发明提出的电平移位器在输入信号in不变时电路中没有静态电流，减小了电路的静态功耗。
23.另外，即使高侧电源电压hvdd和高侧电源地hvss有快速变化时，节点n2可能会有变高的小毛刺，但本发明利用第一与非门nand1和第二与非门nand2组成的锁存latch结果仍然会保持输出信号out不变，从而提高了本发明的抗共模干扰能力。
24.本发明提出的电平移位器与图1所示的传统电平移位器相比，虽然第三nmos管mn3或第四nmos管mn4在输入信号in不变时处于完全导通状态，相对图1所示结构下拉能力变强，但因为第五pmos管mp5和第六pmos管mp6的加入，使得本发明的电路在输入信号in不变时没有静态电流消耗，从而将整体静态功耗减到零。具体来说，在输入信号in维持高电平不变时，下拉通路只有第三nmos管mn3导通，下拉电流会将第一节点n1的电位拉低并维持在hvss+vgs5，vgs5为第五nmos管mn5的栅源电压，然后第五pmos管mp5截止，将不会有静态电流；同样在输入信号in维持低电平时，下拉通路只有第四nmos管mn4导通，下拉电流会将第二节点p1拉低并维持在hvss+vgs6，vgs6为第六nmos管mn6的栅源电压，然后第六pmos管mp6截止，也将不会有静态电流。
25.实施例中虽然给出钳位模块和输入信号处理模块的具体实现架构以及一些优选设置，但本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。