电平移位器的制作方法

1.本公开内容涉及一种电平移位电路。特别涉及一种实现在输入电压域以及输出电压域之间具有增加的电压差的电平移位电路。


背景技术：

2.在现今技术中，电平移位电路被利用在部分电路之间需要不同电压需求的电路。电平移位器通常可以接收在第一电压域之中切换的输入信号，并且输出与输入信号对应的在第二电压域之中切换的输出信号。第二电压域可以相异于第一电压域。如何增加输出信号的移位范围是重要的议题。


技术实现要素：

3.本公开文件提供一种电平移位器。电平移位器包含缓冲电路、第一移位电路以及第二移位电路。缓冲电路提供第一信号以及与第一信号反相的第一反向信号。第一移位电路电性耦接在一第一系统高电压端以及一系统低电压端之间，并且第一移位电路用以依据第一信号以及第一反向信号提供第二信号以及与第二信号反相的第二反向信号。并且，第一移位电路包含多个第一叠接晶体管以及第一分压电路。第一分压电路电性耦接第一系统高电压端以及系统低电压端之间，第一分压电路用以提供第一内部偏压至该些第一叠接晶体管的栅极端。第二移位电路电性耦接在第二系统高电压以及系统低电压之间，并且第二移位电路依据第二信号以及第二反向信号产生多个输出信号。
4.综上所述，本公开文件利用第一分压电路提供第一内部偏压至该些第一叠接晶体管，借此减少用于产生控制信号的电路面积。
附图说明
5.为使本公开的上述和其他目的、特征、优点与实施例能更明显易懂，说明书附图的说明如下：
6.图1为本公开一实施例的电路的功能方框图。
7.图2a为图1的电平移位器中的第一移位电路的电路架构图。
8.图2b为图1的电平移位器中的第二移位电路的电路架构图。
9.图3为图2a及图2b中的电平移位器的操作时序图。
10.图4为图2a及图2b的电平移位器中的n型晶体管的结构示意图。
11.附图标记说明：
12.为使本公开的上述和其他目的、特征、优点与实施例能更明显易懂，所附符号的说明如下：
13.100：电平移位器
14.120：缓冲电路
15.130：第一移位电路
16.132：第一分压电路
17.140：第二移位电路
18.142：第二分压电路
19.200：输入/输出电路
20.300：显示面板
21.410：n+区域
22.420：p+区域
23.430：p型井
24.440：深n型井
25.450：p型基底
26.tc11,tc12：第一交叉耦合晶体管
27.tc21,tc22：第二交叉耦合晶体管
28.tb11,tb12：第一分压晶体管
29.tb21,tb22：第二分压晶体管
30.tb31,tb32：第三分压晶体管
31.tpu1,tpu2：上拉晶体管
32.tpd1,tpd2：下拉晶体管
33.ts11～ts14：第一叠接晶体管
34.ts21～ts28：第二叠接晶体管
35.ts31～ts38：第三叠接晶体管
36.vin：输入信号
37.vsp1：第一信号
38.vsn1：第一反向信号
39.vsp2：第二信号
40.vsn2：第二反向信号
41.vb1：第一内部偏压
42.vb2,vb3,vb4,vb5：第二内部偏压
43.vop1,von1,vop2,von2,vop3,von3,vout：输出信号
44.vdd：第一系统高电压端
45.vgh：第二系统高电压端
46.vgl：系统低电压端
47.gnd：接地端
48.n1：节点
49.t1～t5：时间
50.d：漏极
51.g：栅极
52.b：基极
53.s：源极
具体实施方式
54.下文是举实施例配合说明书附图作详细说明，以更好地理解本公开的实施方式，但所提供的实施例并非用以限制本公开所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等技术效果的装置，皆为本公开所涵盖的范围。此外，根据业界的标准及惯常做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。
55.本公开说明书和附图中使用的元件编号和信号编号中的索引1～n，只是为了方便指称个别的元件和信号，并非有意将前述元件和信号的数量局限在特定数目。在本公开说明书和附图中，若使用某一元件编号或信号编号时没有指明该元件编号或信号编号的索引，则代表该元件编号或信号编号是指称所属元件群或信号群中不特定的任一元件或信号。
56.此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。
57.于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、
…
等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。
58.请参阅图1，图1为本公开一实施例的电路的功能方框图。如图1所示，电平移位器100用以提供三对输出信号vop1/von1、vop2/von2及vop3/von3至输入/输出电路200。于一实施例中，输入/输出电路200包含内部电路元件210、220、230，其中三个内部电路元件210、220、230各自需要在不同的电压域下操作，举例来说，内部电路元件210需要的控制信号是在+9～12伏特、3～6伏特以及0～-3伏特之间切换。实际应用中，输入/输出电路200可以做为栅极驱动器当中的缓冲电路。
59.输入/输出电路200电性耦接在第二系统高电压端vgh以及系统低电压端vgl之间。输入/输出电路200依据输出信号vop1/von1、vop2/von2及vop3/von3将第二系统高电压端vgh的电位或系统低电压端vgl的电位作为输出信号vout传送至显示面板300中的栅极驱动器，从而驱动显示面板300的发光元件。
60.于一实施例当中，电平移位器100可用以提供电压域介于8.91伏特与12伏特之间的输出信号vop1/von1、电压域介于2.92伏特与6.03伏特之间的vop2/vop2及电压域介于-3伏特与0.028伏特之间的vop3/von3。
61.电平移位器100包含缓冲电路120、第一移位电路130以及第二移位电路140。缓冲电路120用以接收输入信号vin并提供第一信号vsp1以及第一反向信号vsn1至第一移位电路130。第一信号vsp1以及第一反向信号vsn1在正电压域，0伏特～1.8伏特，之中操作，并且第一信号vsp1以及第一反向信号vsn1为反相信号。例如，当第一信号vsp1由0伏特切换至1.8伏特时，第一反向信号vsn1由1.8伏特切换至0伏特。
62.第一移位电路130电性耦接在第一系统高电压端vdd以及系统低电压端vgl之间，第一移位电路130用以依据第一信号vsp1以及第一反向信号vsn1提供第二信号vsp2以及第
二反向信号vsn2至第二移位电路140。第二信号vsp2以及第二反向信号vsn2在负电压域，-0.58伏特～-3伏特之中操作。第二信号vsp2以及第一信号vsp1为同相位的信号，第二反向信号vsn2以及第一反向信号vsn1为同相位的信号，第二反向信号vsn2为反相信号。例如，当第一信号vsp1由0伏特切换为3伏特时，第二信号vsp2由-0.58伏特切换至-3伏特，第二反向信号vsn2由-3伏特切换至-0.58伏特。详细作法将在后续实施例中有进一步说明。
63.第二移位电路140电性耦接在第二系统高电压端vgh以及系统低电压端vgl之间，第二移位电路140用以依据第二信号vsp2以及第二反向信号vsn2产生输出信号vop1/von1、vop2/von2及vop3/von3，并提供输出信号vop1/von1、vop2/von2及vop3/von3至输入/输出电路200。输出信号vop1以及von1在电压域8.91伏特～12伏特之中操作，输出信号vop2以及von2在电压域2.92伏特～6.03伏特之中操作，输出信号vop3以及von3在电压域0.028伏特～-3伏特之中操作。第二信号vsp2以及输出信号vop1、vop2以及vop3为同相信号，第二反向信号vsn2以及输出信号von1、von2以及von3为同相信号。输出信号von1为输出信号vop1的反相信号，输出信号von2以及为输出信号vop2的反相信号，输出信号von3以及为输出信号vop3的反相信号。
64.例如，当第二信号vsp2由-0.58伏特切换至-3伏特时，输出信号vop1由8.91伏特切换为12伏特并且输出信号von2由6.03伏特切换为2.92伏特，输出信号vop2由2.92伏特切换为6.03伏特并且输出信号von1由12伏特切换为8.91伏特，输出信号vop3由-3伏特切换为0.028伏特并且输出信号von3由0.028伏特切换为-3伏特。详细作法将在后续实施例中有进一步说明。
65.在本公开文件的实施例中，可将系统低电压端vgl的电位设定在负数值，从而增加电平移位器100输出信号vop1、vop2及vop3的移位范围，于另一实施例中，当此电平移位器100整合应用在栅极驱动器中时，可以增加栅极驱动器的电位操作区间，在设置为负的输出电压时，可以将显示电路的切换开关更确实地关闭，进而减少漏电流，在设置为正的大输出电压时，有助于增加发光元件的驱动电流。
66.请一并参阅图2a以及图2b，图2a为图1的电平移位器的100中的第一移位电路130的电路架构图。图2b为图1的电平移位器100中的第二移位电路140的电路架构图。如图2a以及图2b所示，电平移位器100包含缓冲电路120、第一移位电路130以及第二移位电路140。
67.其中第二系统高电压端vgh的电位远大于第一系统高电压端vdd的电位，使第二移位电路140得以依据第二信号vsp2以及第二反向信号vsn2产生平移的输出信号vop1及von1、vop2及von2、vop3及von3。在本公开文件中，第二系统高电压端vgh的电位是由12伏特实施，第一系统高电压端vdd的电位是由1.8伏特实施，并且系统低电压端vgl的电位是由-3伏特实施。
68.值得注意的是，将系统低电压端vgl的电位设定在负数值时，为了避免n型晶体管pn接面崩溃，在电平移位器100中所采用的n型晶体管可以由具有深n井的n型金属氧化物半导体实施。在电平移位器100中的n型晶体管的深n井电性耦接至第二系统高电压端vgh，使得p型基板与深n井的pn接面不会顺向导通、p型井与深n井的pn接面不会顺向导通，n型晶体管中pn接面的跨压皆会在容许范围内。如此，将电平移位器100的系统低电压端vgl被设定在负数值(例如，-3伏特)，n型晶体管亦能承受电平移位器100中的跨压。并且，本公开的n型晶体管各自的基极端与其源极端电性耦接，以消除本体效应(body effect)。
69.如图2a所示，第一移位电路130包含上拉晶体管tpu1及tpu2、第一叠接晶体管ts11～ts14、第一交叉耦合晶体管tc11及tc12以及第一分压电路132。其中，第一叠接晶体管ts13及ts14以及第一交叉耦合晶体管tc11及tc12是n型晶体管。上拉晶体管tpu1及tpu2及第一叠接晶体管ts11及ts12是p型晶体管。
70.第一分压电路132电性耦接在第一系统高电vdd以及系统低电压端vgl之间。第一分压电路132用以提供内部偏压vb1。
71.上拉晶体管tpu1及tpu2电性耦接第一系统高电压端vdd，上拉晶体管tpu1及tpu2分别依据第一信号vsp1以及第一反向信号vsn1而致能。
72.第一交叉耦合晶体管tc11及tc12电性耦接系统低电压端vgl，交叉耦合晶体管tc11及tc12分别依据第二反向信号vsn2以及第二信号vsp2而致能。
73.第一叠接晶体管ts11～ts14电性耦接在上拉晶体管tpu1及tpu2以及交叉耦合晶体管tc11及tc12之间，第一叠接晶体管ts11～ts14的栅极端用以接收第一内部偏压vb1。
74.前述该些晶体管分别具有第一端、第二端以及栅极端(gate)。当其中一晶体管的第一端为漏极端(源极端)时，该晶体管的第二端则为源极端(漏极端)。
75.详细而言，第一分压电路132包含第一分压晶体管tb11及tb12。第一分压晶体管tb11及tb12是n型晶体管。第一分压晶体管tb11及tb12电性串联在第一系统高电压端vdd以及系统低电压端vgl之间。第一分压晶体管tb11及tb12中每一者的栅极端与漏极端电性耦接。
76.上拉晶体管tpu1的第一端(源极端)电性耦接第一系统高电压端vdd，上拉晶体管tpu1的第二端电性耦接叠接晶体管ts11的第一端(源极端)，上拉晶体管tpu1的栅极端用以接收第一信号vsp1。第一叠接晶体管ts11的第二端电性耦接第一叠接晶体管ts13的第一端，第一叠接晶体管ts11的栅极端电性耦接第一叠接晶体管ts13的栅极端。第一叠接晶体管ts11及ts13的栅极端用以接收第一内部偏压vb1。
77.第一叠接晶体管ts13的第二端用以提供第二反向信号vsn2，并且第一叠接晶体管ts13的第二端电性耦接第一交叉耦合晶体管tc11的第一端。第一交叉耦合晶体管tc11的第二端电性耦接系统低电压端vgl。第一交叉耦合晶体管tc11的栅极端电性耦接第一叠接晶体管ts14的第二端，并且第一交叉耦合晶体管tc11的栅极端用以接收第二信号vsp2。
78.上拉晶体管tpu2的第一端(源极端)电性耦接第一系统高电压端vdd，上拉晶体管tpu2的第二端电性耦接叠接晶体管ts12的第一端(源极端)，上拉晶体管tpu2的栅极端用以接收第一反向信号vsn1。第一叠接晶体管ts12的第二端电性耦接第一叠接晶体管ts14的第一端，第一叠接晶体管ts12的栅极端电性耦接第一叠接晶体管ts14的栅极端。第一叠接晶体管ts12及ts14的栅极端用以接收第一内部偏压vb1。
79.第一叠接晶体管ts14的第二端用以提供第二信号vsp2，并且第一叠接晶体管ts14的第二端电性耦接第一交叉耦合晶体管tc12的第一端。第一交叉耦合晶体管tc12的第二端电性耦接系统低电压端vgl。第一交叉耦合晶体管tc12的栅极端电性耦接第一叠接晶体管ts13的第二端，并且第一交叉耦合晶体管tc12的栅极端用以接收第二反向信号vsn2。
80.如图2b所示，第二移位电路140包含下拉晶体管tpd1及tpd2、第二叠接晶体管ts21～ts28、第三叠接晶体管ts31～ts38、第二交叉耦合晶体管tc21及tc22以及第二分压电路142。其中，下拉晶体管tpd1及tpd2、第二叠接晶体管ts23、ts24、ts27及ts28以及第三叠接
晶体管ts33、ts34、ts37及ts38是n型晶体管。第二交叉耦合晶体管tc21及tc22、第二叠接晶体管ts21、ts22、ts25及ts26以及第三叠接晶体管ts31、ts32、ts35及ts36是p型晶体管。
81.第二分压电路142电性耦接在第二系统高电vgh以及接地端gnd之间。第二分压电路142包含第二分压晶体管tb21及tb22以及第三分压晶体管tb31及tb32。第二分压晶体管tb21及tb22电性耦接在第二系统高电vgh以及节点n1之间。第三分压晶体管tb31及tb32电性耦接在节点n1以及接地端gnd之间。第二分压电路142包含第二分压晶体管tb21及tb22以及第三分压晶体管tb31及tb32是n型晶体管。第二分压电路142中的第二分压晶体管tb21及tb22用以提供第二内部偏压vb2及vb3。第二分压电路142中的第三分压晶体管tb31及tb32用以提供第二内部偏压vb4及vb5。
82.第二交叉耦合晶体管tc21及tc22电性耦接在第二系统高电压端vgh以及两个第一输出端之间。两个第一输出端分别用以输出输出信号vop1以及von1。输出信号vop1以及von1操作在相同电压域，输出信号von1是输出信号vop1的反向信号。交叉耦合晶体管tc21依据输出信号von1而致能，交叉耦合晶体管tc22依据输出信号vop1而致能。
83.第二叠接晶体管ts21～ts28电性耦接在两个第一输出端以及两个第二输出端之间。两个第二输出端分别用以输出输出信号vop2以及von2。输出信号vop2以及von2操作在相同电压域，输出信号von2是输出信号vop2的反向信号。第二叠接晶体管ts21～ts24的栅极端用以接收第二内部偏压vb2。第二叠接晶体管ts25～ts28的栅极端用以接收第二内部偏压vb3。
84.第三叠接晶体管ts31～ts38电性耦接在两个第二输出端以及两个第三输出端之间。两个第三输出端分别用以输出输出信号vop3以及von3。输出信号vop3以及von3操作在相同电压域，输出信号von3是输出信号vop3的反向信号。第三叠接晶体管ts31～ts34的栅极端用以接收第二内部偏压vb4。第三叠接晶体管ts35～ts38的栅极端用以接收第二内部偏压vb5。
85.下拉晶体管tpd1及tpd2电性耦接在两个第三输出端以及系统低电压端vgl之间，下拉晶体管tpd1及tpd2分别依据第二反向信号vsn2以及第二信号vsp2而致能。
86.详细而言，第二分压电路142包含第二分压晶体管tb21及tb22以及第三分压晶体管tb31以及tb32。第二分压晶体管tb21及tb22以及第三分压晶体管tb31以及tb32电性串联在第二系统高电压端vgh以及接地端gnd之间。第二分压晶体管tb21及tb22以及第三分压晶体管tb31以及tb32中每一者的栅极端与漏极端电性耦接。
87.第二交叉耦合晶体管tc21的第一端电性耦接第二系统高电压端vgh，第二交叉耦合晶体管tc21的第二端电性耦第二叠接晶体管ts21的第一端，第二交叉耦合晶体管tc21的栅极端用以接收输出信号von1。亦即，第二交叉耦合晶体管tc21依据输出信号von1而致能。
88.第二叠接晶体管ts21的第二端电性耦接第二叠接晶体管ts23的第一端，第二叠接晶体管ts21的栅极端电性耦接第二叠接晶体管ts23的栅极端。第二叠接晶体管ts21以及ts23的栅极端用以接收第二内部偏压vb2。
89.第二叠接晶体管ts25的第一端电性耦接第二叠接晶体管ts23的第二端，第二叠接晶体管ts25的第二端电性耦接第二叠接晶体管ts27的第一端，第二叠接晶体管ts25的栅极端电性耦接第二叠接晶体管ts27的栅极端。第二叠接晶体管ts25以及ts27的栅极端用以接收第二内部偏压vb3。
0.58伏特，并且第一反向信号vsn1以及第二反向信号vsn2分别在0伏特及-3伏特。当输入信号vin在0伏特时，第一信号vsp1以及第二信号vsp2分别在0伏特及-3伏特，并且第一反向信号vsn1以及第二反向信号vsn2分别在3伏特及-0.58伏特。
102.值得注意的是，第一分压晶体管tb11会将第一系统高电压端vdd的电位(1.8伏特)传送至第一分压晶体管tb11的第二端，直到第一分压晶体管tb11的栅极端电位达到其源极端的电位加上一个临界电压时，第一分压晶体管tb11截止。也就是说，若第一分压晶体管tb11的临界电压是2.4伏特，第一分压晶体管tb11的第二端的电位会在-0.6伏特。亦即，第一内部偏压vb1是-0.6伏特。
103.并且，第二分压晶体管tb21会将第二系统高电压端vdd的电位(12伏特)传送至第二分压晶体管tb21的第二端，直到第二分压晶体管tb21的栅极端电位达到其源极端的电位加上一个临界电压时，第二分压晶体管tb21截止。也就是说，若第二分压晶体管tb21的临界电压是3伏特，第二分压晶体管tb21的第二端的电位会在9伏特。亦即，第二内部偏压vb2是9伏特。同理可推得第二内部偏压vb3、第三内部偏压vb4及vb5分别是6伏特、3伏特及0伏特。
104.在时间点t1～t2之间，当输入信号vin的电平从在时间点t1之前的1.8伏特切换至0伏特时，缓冲电路120提供3伏特的第一反向信号vsn1至上拉晶体管tpu2，并提供0伏特的第一信号vsp1至上拉晶体管tpu1，使上拉晶体管tpu2关断且上拉晶体管tpu1导通。
105.上拉晶体管tpu1导通会将第一系统高电压端vdd的电位(1.8伏特)传送至第一叠接晶体管ts11的第一端。
106.由于第一叠接晶体管ts11的第一端(源极端)的电位在1.8伏特且第一叠接晶体管ts11的栅极端接收第一内部偏压vb1(-0.6伏特)，第一叠接晶体管ts11会导通，并将第一系统高电压端vdd的电位(1.8伏特)传送至第一叠接晶体管ts13的第一端。
107.由于第一叠接晶体管ts13的栅极端接收第一内部偏压vb1(-0.6伏特)，第一叠接晶体管ts13的第二端的电位会上升至第一叠接晶体管ts13截止。此时，第一叠接晶体管ts13的第二端的电位大致上为-0.58伏特，借此将-0.58伏特的电位作为第二反向信号vsn2传送至第二移位电路140中下拉晶体管tpd1的栅极端。
108.在-0.58伏特的第二反向信号vsn2会导通第一交叉耦合晶体管tc12，使第一交叉耦合晶体管tc12将系统低电压端vgl(-3伏特)的电位传送至第一交叉耦合晶体管tc12的第一端，并且将系统低电压端vgl(-3伏特)的电位作为第二信号vsp2输出。在-3伏特的第二信号vsp2会关断第一交叉耦合晶体管tc11。
109.由于第一叠接晶体管ts14的第二端(源极端)在-3伏特且第一叠接晶体管ts14的栅极端接收第一内部偏压vb1(-0.6伏特)，第一叠接晶体管ts14会导通，以将系统低电压端vgl(-3伏特)的电位传送至第一叠接晶体管ts14的第一端。
110.由于第一叠接晶体管ts12的第二端在-3伏特且第一叠接晶体管ts12的栅极端接收第一内部偏压vb1(-0.6伏特)，第一叠接晶体管ts12的第一端的电位会下降至第一叠接晶体管ts12截止。此时，第一叠接晶体管ts12的第一端的电位大致上为-0.58伏特。
111.如此，在时间点t1～t2之间，当输入信号vin的电平从在时间点t1之前的1.8伏特切换至0伏特时，第一移位电路130提供具有-3伏特电位的第二信号vsp2至下拉晶体管tpd2的栅极端，并提供具有-0.58伏特电位的第二反向信号vsn2至下拉晶体管tpd1的栅极端，使下拉晶体管tpd1导通，下拉晶体管tpd2关断。
112.下拉晶体管tpd1导通会将系统低电压端vgl的电位(-3伏特)传送至第三叠接晶体管ts37的第二端(源极端)，并将-3伏特的电位作为输出信号vop3输出。
113.由于第三叠接晶体管ts37的第二端(源极端)在-3伏特且第三叠接晶体管ts37的栅极端接收第二内部偏压vb5(0伏特)，第三叠接晶体管ts37会导通，并将系统低电压端vgl的电位(-3伏特)传送至第三叠接晶体管ts35的第二端。
114.由于第三叠接晶体管ts35的栅极端接收第二内部偏压vb5(0伏特)，第三叠接晶体管ts35的第一端(源极端)的电位会下降直到第三叠接晶体管ts35截止。此时，第三叠接晶体管ts35的第一端(源极端)的电位大致上为-0.07伏特。
115.由于第三叠接晶体管ts33的栅极端接收第二内部偏压vb4(3伏特)，第三叠接晶体管ts33会导通以将第三叠接晶体管ts35的第一端的电位传送至第三叠接晶体管ts33的第一端。
116.由于第三叠接晶体管ts31的栅极端接收第二内部偏压vb4(3伏特)，第三叠接晶体管ts31的第一端(源极端)的电位会下降直到第三叠接晶体管ts31截止。此时，第三叠接晶体管ts31的第一端的电位大致上为2.92伏特，并且将2.92伏特作为输出信号vop2输出。
117.由于第二叠接晶体管ts27的第二端(源极端)在2.92伏特且第二叠接晶体管ts27的栅极端接收第二内部偏压vb3(6伏特)，第二叠接晶体管ts27会导通以将第二叠接晶体管ts27的第二端的电位(2.92伏特)传送至第二叠接晶体管ts27的第二端。
118.由于第二叠接晶体管ts25的栅极端接收第二内部偏压vb3(6伏特)，第二叠接晶体管ts25的第一端(源极端)的电位会下降直到第二叠接晶体管ts25截止。此时，第二叠接晶体管ts25的第一端的电位大致上为5.92伏特。
119.由于第二叠接晶体管ts23的第二端(源极端)在5.92伏特且第二叠接晶体管ts23的栅极端接收第二内部偏压vb2(9伏特)，第二叠接晶体管ts23会导通以将第二叠接晶体管ts25的第一端的电位(5.92伏特)传送至第二叠接晶体管ts23的第二端。
120.由于第二叠接晶体管ts21的栅极端接收第二内部偏压vb2(9伏特)，第二叠接晶体管ts21的第一端(源极端)的电位会下降直到第二叠接晶体管ts21截止。此时，第二叠接晶体管ts21的第一端的电位大致上为8.91伏特，并且将8.91伏特作为输出信号vop1输出。
121.在8.91伏特的输出信号vop1会导通第二交叉耦合晶体管tc22，使第二交叉耦合晶体管tc22将第二系统高电压端vgh的电位(12伏特)传送至第二交叉耦合晶体管tc22的第二端，并且将第二系统高电压端vgh的电位(12伏特)作为输出信号von1输出。在12伏特的输出信号von1会关断第二交叉耦合晶体管tc21。
122.由于第二叠接晶体管ts22的第一端(源极端)在12伏特，并且第二叠接晶体管ts22的栅极端接收第二内部偏压vb2(9伏特)，第二叠接晶体管ts22会导通，并将第二系统高电压端vgh的电位(12伏特)传送至第二叠接晶体管ts22的第二端。
123.由于第二叠接晶体管ts24的栅极端接收第二内部偏压vb2(9伏特)，第二叠接晶体管ts24的第二端(源极端)的电位会上升至第二叠接晶体管ts24截止。此时，第二叠接晶体管ts24的第二端的电位大致上为9.03伏特。
124.由于第二叠接晶体管ts26的第一端(源极端)在9.03伏特且第二叠接晶体管ts26的栅极端接收第二内部偏压vb3(6伏特)，第二叠接晶体管ts26会导通以将第二叠接晶体管ts26的第一端的电位(9.03伏特)传送至第二叠接晶体管ts26的第二端。
125.由于第二叠接晶体管ts28的栅极端接收第二内部偏压vb3(6伏特)，第二叠接晶体管ts28的第二端(源极端)的电位会上升至第二叠接晶体管ts28截止。此时，第二叠接晶体管ts28的第二端的电位大致上为6.03伏特，并且将6.03伏特的电位作为输出信号von2输出。
126.由于第三叠接晶体管ts32的第一端(源极端)在6.03伏特且第三叠接晶体管ts32的栅极端接收第二内部偏压vb4(3伏特)，第三叠接晶体管ts32会导通以将第三叠接晶体管ts32的第一端的电位(6.03伏特)传送至第三叠接晶体管ts34的第一端。
127.由于第三叠接晶体管ts34的栅极端接收第二内部偏压vb4(3伏特)，第三叠接晶体管ts34的第二端(源极端)的电位会上升至第三叠接晶体管ts34截止。此时，第三叠接晶体管ts34的第二端的电位大致上为3.03伏特。
128.由于第三叠接晶体管ts36的第一端(源极端)在3.03伏特且第三叠接晶体管ts36的栅极端接收第二内部偏压vb5(0伏特)，第三叠接晶体管ts36会导通以将第三叠接晶体管ts36的第一端的电位(3.03伏特)传送至第三叠接晶体管ts36的第二端。
129.由于第三叠接晶体管ts38的栅极端接收第二内部偏压vb5(0伏特)，第三叠接晶体管ts38的第二端(源极端)的电位会上升至第三叠接晶体管ts38截止。此时，第三叠接晶体管ts38的第二端的电位大致上为0.028伏特，并且将0.028伏特的电位作为输出信号von3输出。
130.当输入信号vin的电平从0伏特切换至1.8伏特时，电平移位器100的输出信号vop1、vop2、vop3、von1、von2及von3分别是在12伏特、6.03伏特、0.028伏特、8.91伏特、2.92伏特及-3伏特。当输入信号vin的电平从0伏特切换至1.8伏特时，电平移位器100的作动方式与输入信号vin的电平从1.8伏特切换至0伏特为镜像对称。因此，在此不再赘述。
131.如此一来，输出信号vop1及von1在12及8.91伏特之间切换。输出信号vop2及von2在6.03及2.92伏特之间切换。输出信号vop3及von3在0.028及-3伏特之间切换。
132.请参阅图4，图4为图2a以及图2b的电平移位器100中的n型晶体管的结构示意图。如图4所示，具有n型井的n型晶体管包含多个n+区域410、p+区域420、p型井430、深n型井440以及p型基底450。
133.并且，图4中的d、g、b及s分别代表晶体管的漏极端、栅极端、基极端以及源极端。如图4所示，晶体管中的基极端b电性耦接源极端s以消除本体效应，并且深n型井440电性耦接第二系统高电压端vgh以避免在负电压域操作时晶体管的pn接面崩溃，借此将系统低电压端vgl的电位设定在-3伏特。
134.综上所述，电平移位器100利用两段式的第一移位电路130以及第二移位电路140输出移位的输出信号vop1,von1,vop2,von2,vop3,von3，从而增加输出信号vop1,von1,vop2,von2,vop3,von3的移位范围，并且利用将具有深n井的n型金属氧化物的深n井电性耦接至第二系统高电压端vgh，使系统低电压端vgl可以设定在负数值，晶体管的pn接面不会崩溃，进而增加电平移位器100的输出信号vop1,von1,vop2,von2,vop3,von3的移位范围。进一步而言，本公开利用第一分压电路132以及第二分压电路142提供第一内部偏压vb1以及第二内部偏压vb2～vb5，借此减少用于产生控制信号的电路面积。
135.虽然本公开已以实施方式公开如上，然其并非限定本公开，任何本领域技术人员，在不脱离本公开的构思和范围内，当可作各种的变动与润饰，因此本公开的保护范围当视
权利要求所界定者为准。