一种半幅降压的电容采样逐次逼近模数转换电路及比较方法与流程

1.本发明涉及半导体技术芯片设计领域，更具体地，涉及逐次逼近式模数转换电路。


背景技术：

2.逐次逼近adc包括n位逐次比较型a/d转换，传统逐次比较模式的差分模数转换电路如图1所示，有上下对称的两个电容整列。电容的一端连接在一起，并且连接到比较器的一段，其中上电容阵列连接点是vp。
3.如图1-3所示，为传统逐次比较电路及比较过程示意图，采样中，vp＝vn＝vref，比较1中vp＝3/2vref-vin，vn＝3/2vref-vip，vp-vn＝vip-vin，可以看出，vp电压的最大值可接近到1.5倍的vref。vref是比较器选择的参考电压，vref直接决定模数转换电路的输入工作范围，一般选定最大值为电源电压。假设电源电压为2v，则vp有可能超越2v。
4.具体比较过程以2bit逐次逼近模数转换流程来说明。
5.从左到右依次为：采集-输入的差分电压值；比较1-最高位比较；比较2：次高位比较；
6.每个阶段的电容阵列的开关，连接到相应的偏置电压上，从而得到vp和vn的电压值，这两个电压值标注在旁边。
7.比较1：比较器的输入正负比较，实际是vip和vin的比较，对于差分输入来说，即比较输入电压的正负vp-vn＝vip-vin。
8.比较2：如果vip大于vin，则进行上半部分的比较，得到此高位值。从等式可以看出，实际得出的是差分的输入是否大于0.5vref。若vip小于vin，则进行下方的比较，实际得出的是差分输入是否小于-0.5vref：
9.即比较2的上电容阵列中：
10.vp＝5/4vref-vin，vn＝7/4vref-vip，vp-vn＝(vip-vin)-1/2vref；
11.比较2的下电容阵列中：
12.vp＝7/4vref-vin，vn＝5/4vref-vip，vp-vn＝(vip-vin)-(-1/2vref)；
13.对应比较电压的过程可以参考图3。最终确认差分的输入在(vref，-vref)四段中的一段；以上的过程可以看到，vp或vn的值有可能大于vref，也就是大于电源电压，此时对电路器件不利。
14.虽然在一定程度上，比较器电路输入端加载这个电压不至于很快损坏，但容易造成器件的加速老化，以及漏电增加，影响模数转换电路性能。


技术实现要素：

15.本发明的目的是针对传统逐次比较模式的ad转换电路存在的器件容易老化、漏电可能性增加，会影响模数转换性能的问题，提出一种半幅降压的电容采样逐次逼近模数转换电路。
16.本发明的技术方案是：
17.本发明提供一种半幅降压的电容采样逐次逼近模数转换电路，该电路包括比较器以及在比较器输入端的电容阵列、配置电压和逻辑开关，所述电路为双端输入结构；
18.电容阵列为两组，每组均包括上半部分电容阵列和下半部分电容阵列，且上下电容阵列一致，均为c、c到2nc，从第三个电容至末个电容，电容值均为当前电容前面所有电容值之和；配置电压为vin，vip，vref，gnd，逻辑开关安装在电容与配置电压之间，用于实现比较过程中配置电压的切换；
19.其中：一组电容阵列的逻辑开关上半部分配置为spa，下半部分配置为sna，另一组电容阵列的逻辑开关上半部分配置为spb，下半部分配置为snb，比较次数为bit位数，所述比较过程中，逻辑开关执行以下操作：
20.采样时，上半部分电容阵列中，逻辑开关spa闭合到vin，逻辑开关spb闭合到vref；下半部分电容阵列，逻辑开关sna闭合到vip，逻辑开关snb闭合到vref，此时，vp＝vn＝vref；
21.在最高位比较即该位置电容为2nc、次高位比较即该位置电容为2
n-1
c。。。至最低位比较即该位置电容为c时；上半部分电容阵列中，逻辑开关spa与传统逐次比较阵列的连接电压相同，逻辑开关spb闭合到gnd；下半部分电容阵列中，逻辑开关spa与传统逐次比较阵列的连接电压相同，逻辑开关snb闭合到gnd。
22.进一步地，传统逐次比较阵列的比较逻辑为：
23.在最高位比较时，比较器正输入端相连电容阵列的最高位电容接vref，其余电容接地，比较器负输入端相连电容阵列接法相反，即最高位电容接地，其余电容接vref；
24.如果vip＞vin，则正输入端最高位电容的逻辑开关spna接地，负输入端最高位电容的逻辑开关snna接vref，正输入端次高位电容的逻辑开关spn-1a接vref，负输入端次高位电容的逻辑开关snn-1a接地；
25.否则，则正输入端最高位电容的逻辑开关spna维持不变(接vref)，负输入端最高位电容的逻辑开关snna维持不变(接gnd)，正输入端次高位电容的逻辑开关spn-1a接vref，负输入端次高位电容的逻辑开关snn-1a接地；
26.按照上述逻辑执行次高位比较，直到最低位比较。
27.进一步地，所述电路为单端输入结构时；所述的每组电容阵列包括上半部分电容阵列，逻辑开关执行以下操作：
28.采样时，上电容阵列中，逻辑开关spa闭合到vin，逻辑开关spb闭合到vref；比较器负端接固定的参考电压电平，此时，vp＝vref；
29.在最高位比较即该位置电容为2nc、次高位比较即该位置电容为2
n-1
c。。。至最低位比较即该位置电容为c时；上半部分电容阵列中，逻辑开关spa与传统逐次比较阵列的连接电压相同，逻辑开关spb闭合到gnd。
30.一种半幅降压的电容采样逐次比较方法，采用半幅降压的电容采样逐次逼近模数转换电路，所述比较过程中，逻辑开关执行以下操作：
31.采样时，上电容阵列中，逻辑开关spa闭合到vin，逻辑开关spb闭合到vref；下电容阵列，逻辑开关spa闭合到vip，逻辑开关spb闭合到vref，此时，vp＝vn＝vref；
32.在最高位比较即该位置电容为2nc、次高位比较即该位置电容为2
n-1
c。。。至最低位比较即该位置电容为c时；上半部分电容阵列中，逻辑开关spa与传统逐次比较阵列的连接
电压相同，逻辑开关spb闭合到gnd；下电容阵列中，逻辑开关spa与传统逐次比较阵列的连接电压相同，逻辑开关snb闭合到gnd。
33.本发明的有益效果：
34.本发明使得比较器的输入端电压即来自电容阵列的电压，在工作时减半，从而减小了输入端电压过大，有助于比较器选择低压工艺的晶体管，以及选用更低的供电电压，这样有助于节省电路的功耗。
35.本发明的其它特征和优点将在随后具体实施方式部分予以详细说明。
附图说明
36.通过结合附图对本发明示例性实施方式进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显，其中，在本发明示例性实施方式中，相同的参考标号通常代表相同部件。
37.图1示出了传统逐次比较电路图。
38.图2示出了传统逐次比较过程示意图。
39.图3示出了传统逐次比较过程差分输入电压示意图。。
40.图4示出了本发明半幅降压的电容采样逐次逼近模数转换电路图。
41.图5示出了本发明半幅降压的电容采样逐次比较过程示意图。
具体实施方式
42.下面将参照附图更详细地描述本发明的优选实施方式。虽然附图中显示了本发明的优选实施方式，然而应该理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。
43.一种半幅降压的电容采样逐次逼近模数转换电路，该电路包括电容阵列、配置电压和逻辑开关，其中，电容阵列为两组，每组均包括上电容阵列均和下电容阵列，且上下电容阵列一致，均为c、c到2nc，从第三个电容至末个电容，电容值均为当前电容所有电容值之和；配置电压为vin，vip，vref，gnd，逻辑开关安装在电容与配置电压之间，用于实现比较过程中配置电压的切换；
44.其中：一组电容阵列的逻辑开关配置为spa，另一组电容阵列的逻辑开关配置为spb，所述比较过程中，逻辑开关执行以下操作：
45.采样时，上电容阵列中，逻辑开关spa闭合到vin，逻辑开关spb闭合到vref；下电容阵列，逻辑开关spa闭合到vip，逻辑开关spb闭合到vref，此时，vp＝vn＝vref；
46.在比较1、比较2。。。至末次比较时，上电容阵列中，逻辑开关spa与传统逐次比较阵列的连接电压相同，逻辑开关spb闭合到gnd；下电容阵列中，逻辑开关spa与传统逐次比较阵列的连接电压相同，逻辑开关spb闭合到gnd。
47.传统逐次比较阵列参考文献，科学出版社《低功耗cmos逐次逼近型模数转换器》第一版，第二章第13页2.1.1章节，比较逻辑具体为：
48.在最高位比较时，比较器正输入端相连电容阵列的最高位电容接vref，其余电容接地，比较器负输入端相连电容阵列接法相反，即最高位电容接地，其余电容接vref；
49.如果vip＞vin，则正输入端最高位电容的逻辑开关spna接地，负输入端最高位电
容的逻辑开关snna接vref，正输入端次高位电容的逻辑开关spn-1a接vref，负输入端次高位电容的逻辑开关snn-1a接地；
50.否则，则正输入端最高位电容的逻辑开关spna维持不变即接vref，负输入端最高位电容的逻辑开关snna维持不变即接gnd，正输入端次高位电容的逻辑开关spn-1a接vref，负输入端次高位电容的逻辑开关snn-1a接地；
51.按照上述逻辑执行次高位比较，直到最低位比较。
52.所述电路为单端输入结构时，所述的每组电容阵列包括上半部分电容阵列，切换参照上半部分电容阵列。
53.如图5所示，以2bit的逐次逼近为例，说明本发明电路的工作过程：
54.采集时，上电容阵列中，电容对中标a的开关闭合到vin，标b的开关闭合到vref；下电容阵列，电容对中标a的开关闭合到vip，标b的开关闭合到vref；
55.进入比较过程，在比较1和比较2即最高位、次高位比较时，上电容阵列中，电容对中标a的开关和传统结构的连接电压相同，标b的开关闭合到gnd。下电容阵列中，电容对中标a的开关和传统结构的下电容阵列对应电容连接相同，标b的开关闭合到gnd，得到的vp和vn电压值如下所示：
56.采样：输入的差分电压值，vp＝vn＝vref；
57.比较1：最高位比较，对应第一位电容(2c)
58.vp＝3/4vref-1/2vin，vn＝3/4vref-1/2vip，vp-vn＝1/2(vip-vin)；
59.比较2：次高位比较；
60.比较1的结果为正，连接关系变为右上：
61.对于上半部分，第一位电容(2c)的电压变gnd，第二位的电容(c)的电压变vref；
62.对于下半部分，第一位电容(2c)的电压变vref，第二位的电容(c)的电压变gnd；
63.然后进行第二位比较：
64.vp＝5/8vref-1/2vin，vn＝7/8vref-1/2vip，vp-vn＝1/2(vip-vin)-1/4vref；
65.比较1的结果为负，连接关系变为右下：
66.对于上半部分，第一位电容(2c)的保持不变，第二位的电容(c)的电压变vref；
67.对于下半部分，第一位电容(2c)的保持不变，第二位的电容(c)的电压变gnd；
68.然后进行第二位比较：
69.vp＝7/8vref-1/2vin，vn＝5/8vref-1/2vip，vp-vn＝1/2(vip-vin)-(-1/4vref)；
70.。。。
71.更多位次的比较过程参考文献，科学出版社《低功耗cmos逐次逼近型模数转换器》第一版，第二章第13页2.1.1章节。
72.从上述电压值可以看出，各比较阶段，比较器实际比较的差分电压点和传统结构是相同的，满足逐次逼近转换过程。但是，vp和vn的电压值都不会超过vref，有效防止比较器输入端电压超过比较器的供电幅度范围，有助于比较器选择更低的电压，降低电路功耗。
73.以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。