双电源驱动的控制电路的制作方法

1.本公开的实施例涉及集成电路技术领域，具体地涉及一种双电源驱动的控制电路。


背景技术：

2.在双电源驱动电路中，两个电源分别是芯片内部的固定电源以及用户施加的外部电源，驱动电路中还包括作为上拉管的pmos管和作为下拉管的nmos管。但是，目前的双电源驱动电路中存在一个问题，当用户施加的外部电源大于芯片内部的固定电源时，如果仅利用该固定电源控制上拉管，易导致pmos管不能被关断的情况，从而导致上拉管应该被关断却没有完全关断的问题。


技术实现要素：

3.本公开的实施例的目的是提供一种双电源驱动的控制电路，通过两种控制信号对驱动电路中上拉管的控制，解决了芯片外部电压大于芯片内部电压时，上拉管不能完全关断的问题。
4.为了实现上述目的，本公开实施例的第一方面提供一种双电源驱动的控制电路，包括：输入信号调整电路、第一控制信号生成电路、第二控制信号生成电路和驱动电路。其中，所述输入信号调整电路被配置为生成第一调整信号、第二调整信号以及第三调整信号，并分别经由第一节点以及第三节点向所述第一控制信号生成电路提供所述第一调整信号和所述第三调整信号，以及经由第二节点向所述第二控制信号生成电路提供所述第二调整信号；所述第一控制信号生成电路被配置为根据所述第一调整信号和所述第三调整信号，生成第一控制信号，并经由第四节点向所述驱动电路中的上拉管提供所述第一控制信号；所述第二控制信号生成电路被配置为根据所述第二调整信号，生成第二控制信号，并经由第五节点向所述驱动电路中的所述上拉管提供所述第二控制信号；所述驱动电路被配置为根据所述第一控制信号与所述第二控制信号，控制所述上拉管在芯片外部电压大于芯片内部电压时，被关断或导通。
5.在本公开的一些实施例中，所述上拉管包括：第一晶体管和第二晶体管。其中，所述第一晶体管的控制端耦接所述第四节点，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接信号输出端；所述第二晶体管的控制端耦接所述第五节点，所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述信号输出端。
6.在本公开的一些实施例中，所述输入信号调整电路包括：反相器链电路。其中，所述反相器链电路的输入端耦接信号输入端，所述反相器链电路的输出端耦接所述第三节点，所述反相器链电路中的首反相器的输出端耦接所述第一节点，所述反相器链电路中的尾反相器的输入端耦接所述第二节点。
7.在本公开的一些实施例中，所述反相器链电路包括依次串联的3个反相器。
8.在本公开的一些实施例中，所述第一控制信号生成电路包括：第四晶体管至第八晶体管、第一传输门、第一电阻器和第二电阻器。其中，所述第四晶体管的控制端耦接所述第二电压端，所述第四晶体管的第一极耦接所述第一电压端，所述第四晶体管的第二极耦接所述第一传输门的第一控制端；所述第五晶体管的控制端耦接所述第二电压端，所述第五晶体管的第一极耦接所述第一传输门的第一控制端，所述第五晶体管的第二极耦接所述第一电阻器的第一端；所述第一电阻器的第二端耦接所述第三电压端；所述第二电阻器的第一端耦接所述第一电压端，所述第二电阻器的第二端耦接所述第六晶体管的第一极；所述第六晶体管的控制极耦接所述第一节点，所述第六晶体管的第二极耦接所述第三电压端；所述第七晶体管的控制极耦接所述第二电压端，所述第七晶体管的第一极耦接所述第一电压端，所述第七晶体管的第二极耦接所述第八晶体管的第一极；所述第八晶体管的控制极耦接所述第六晶体管的第一极，所述第八晶体管的第二极耦接所述第四节点；所述第一传输门的第二控制端耦接信号输入端，所述第一传输门的输入端耦接所述第三节点，所述第一传输门的输出端耦接所述第四节点。
9.在本公开的一些实施例中，所述第四晶体管的宽长比大于所述第五晶体管的宽长比。
10.在本公开的一些实施例中，所述第二控制信号生成电路包括：第二传输门。其中，所述第二传输门的第一控制端耦接所述第三电压端，所述第二传输门的第二控制端耦接所述第二电压端，所述第二传输门的输入端耦接所述第一节点，所述第二传输门的输出端耦接所述第五节点。
11.在本公开的一些实施例中，所述驱动电路还包括作为下拉管的第三晶体管。其中，所述第三晶体管的控制端耦接所述第一节点，所述第三晶体管的第一极耦接所述信号输出端，所述第三晶体管的第二极耦接所述第三电压端。
12.在本公开的一些实施例中，当所述第一电压端输入的所述芯片外部电压大于所述第二电压端输入的所述芯片内部电压与晶体管截止电压之和时，若所述信号输入端输入的为低电平信号时，所述第一控制信号为所述芯片外部电压，所述第二控制信号为接地电压，所述上拉管被关断，所述信号输出端输出接地电压；或若所述信号输入端输入的为高电平信号时，所述第一控制信号为所述接地电压，所述第二控制信号为所述芯片内部电压，所述上拉管被导通，所述信号输出端输出所述芯片外部电压。
13.在本公开的一些实施例中，当所述第一电压端输入的所述芯片外部电压大于所述第二电压端输入的所述芯片内部电压，且小于所述芯片内部电压与晶体管截止电压之和时，或者当所述第一电压端输入的所述芯片外部电压小于所述第二电压端输入的所述芯片内部电压时，若所述信号输入端输入的为低电平信号时，所述第一控制信号为所述芯片内部电压，所述第二控制信号为接地电压，所述上拉管被关断，所述信号输出端输出接地电压；或若所述信号输入端输入的为高电平信号时，所述第一控制信号为所述接地电压，所述第二控制信号为所述芯片内部电压，所述上拉管被导通，所述信号输出端输出所述芯片外部电压。
14.在本公开的一些实施例中，当所述信号输入端输入的为低电平信号时，所述下拉管被导通；或当所述信号输入端输入的为高电平信号时，所述下拉管被关断。
15.本公开实施例的第二方面提供一种双电源驱动的控制电路，包括：第一至第八晶
体管、第一电阻器、第二电阻器、反相器链电路、第一传输门和第二传输门。其中，所述反相器链电路的输入端耦接信号输入端，所述反相器链电路的输出端耦接第三节点，所述反相器链电路中的首反相器的输出端耦接第一节点，所述反相器链电路中的尾反相器的输入端耦接第二节点；所述第一晶体管的控制端耦接第四节点，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接信号输出端；所述第二晶体管的控制端耦接所述第五节点，所述第二晶体管的第一极耦接所述第一电压端，所述第二晶体管的第二极耦接所述信号输出端；所述第三晶体管的控制端耦接所述第一节点，所述第三晶体管的第一极耦接所述信号输出端，所述第三晶体管的第二极耦接第三电压端；所述第四晶体管的控制端耦接第二电压端，所述第四晶体管的第一极耦接所述第一电压端，所述第四晶体管的第二极耦接所述第一传输门的第一控制端；所述第五晶体管的控制端耦接所述第二电压端，所述第五晶体管的第一极耦接所述第一传输门的第一控制端，所述第五晶体管的第二极耦接所述第一电阻器的第一端；所述第一电阻器的第二端耦接所述第三电压端；所述第二电阻器的第一端耦接所述第一电压端，所述第二电阻器的第二端耦接所述第六晶体管的第一极；所述第六晶体管的控制极耦接所述第一节点，所述第六晶体管的第二极耦接所述第三电压端；第七晶体管的控制极耦接所述第二电压端，所述第七晶体管的第一极耦接所述第一电压端，所述第七晶体管的第二极耦接所述第八晶体管的第一极；所述第八晶体管的控制极耦接所述第六晶体管的第一极，所述第八晶体管的第二极耦接所述第四节点；所述第一传输门的第二控制端耦接信号输入端，所述第一传输门的输入端耦接所述第三节点，所述第一传输门的输出端耦接所述第四节点；所述第二传输门的第一控制端耦接所述第三电压端，所述第二传输门的第二控制端耦接所述第二电压端，所述第二传输门的输入端耦接所述第一节点，所述第二传输门的输出端耦接所述第五节点。
16.通过上述技术方案，通过两种控制信号对驱动电路中上拉管的控制，解决了芯片外部电压大于芯片内部电压时，上拉管不能完全关断的问题，提高了电路的稳定性。
17.本公开的实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
18.附图是用来提供对本公开的实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开的实施例，但并不构成对本公开的实施例的限制。在附图中：
19.图1是根据本公开的实施例的双电源驱动的控制电路的示意性框图；
20.图2是根据本公开的实施例的双电源驱动的控制电路的示例性电路图。
21.附图中的元素是示意性的，没有按比例绘制。
具体实施方式
22.为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
23.除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主
题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
24.在本公开的所有实施例中，由于晶体管的源极和漏极(发射极和集电极)是对称的，并且n型晶体管和p型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相反，因此在本公开的实施例中，将晶体管的受控中间端称为控制极，将晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
25.图1示出了根据本公开的实施例的双电源驱动的控制电路100的示意性框图。如图1所示，双电源驱动的控制电路100可包括：输入信号调整电路110、第一控制信号生成电路120、第二控制信号生成电路130和驱动电路140。
26.输入信号调整电路110可耦接第一控制信号生成电路120、第二控制信号生成电路130和驱动电路140。输入信号调整电路110被配置为生成第一调整信号d1、第二调整信号d2以及第三调整信号d3，并分别经由第一节点n1以及第三节点n3向所述第一控制信号生成电路120提供所述第一调整信号d1和所述第三调整信号d3，以及经由第二节点n2向所述第二控制信号生成电路130提供所述第二调整信号d2。
27.第一控制信号生成电路120可耦接输入信号调整电路110、驱动电路140。第一控制信号生成电路120被配置为根据所述第一调整信号d1和所述第三调整信号d3，生成第一控制信号controlp，并经由第四节点n4向所述驱动电路140中的上拉管提供所述第一控制信号controlp。
28.第二控制信号生成电路130可耦接输入信号调整电路110、驱动电路140。第二控制信号生成电路130被配置为根据所述第二调整信号d2，生成第二控制信号controln，并经由第五节点n5向所述驱动电路140中的所述上拉管提供所述第二控制信号controln。
29.驱动电路140可耦接输入信号调整电路110、第一控制信号生成电路120、第二控制信号生成电路130和驱动电路140。驱动电路140被配置为根据所述第一控制信号controlp与所述第二控制信号controln，控制所述上拉管在芯片外部电压vpower大于芯片内部电压vcc时，被关断或导通。
30.根据本公开的实施例的双电源驱动的控制电路通过两种控制信号对驱动电路中上拉管的控制，解决了芯片外部电压大于芯片内部电压时，上拉管不能完全关断的问题。
31.图2示出了根据本公开的实施例的双电源驱动的控制电路100的示例性电路图。如图2所示，输入信号调整电路110可包括：反相器链电路。其中，所述反相器链电路的输入端耦接信号输入端d，所述反相器链电路的输出端耦接所述第三节点n3，所述反相器链电路中的首反相器的输出端耦接所述第一节点n1，所述反相器链电路中的尾反相器的输入端耦接所述第二节点n2。在本公开实施例中，反相器链电路可包括依次串联的3个反相器。信号输入端d的输入信号包括高电平信号与低电平信号。
32.第一控制信号生成电路120可包括：第四晶体管m4至第八晶体管m8、第一传输门tg1、第一电阻器r1和第二电阻器r2。其中，所述第四晶体管m4的控制端耦接所述第二电压
端v2，所述第四晶体管m4的第一极耦接所述第一电压端v1，所述第四晶体管m4的第二极耦接所述第一传输门tg1的第一控制端。所述第五晶体管m5的控制端耦接所述第二电压端v2，所述第五晶体管m5的第一极耦接所述第一传输门tg1的第一控制端，所述第五晶体管m5的第二极耦接所述第一电阻器r1的第一端。所述第一电阻器r1的第二端耦接所述第三电压端v3。所述第二电阻器r2的第一端耦接所述第一电压端v1，所述第二电阻器r2的第二端耦接所述第六晶体管m6的第一极。所述第六晶体管m6的控制极耦接所述第一节点n1，所述第六晶体管m6的第二极耦接所述第三电压端v3。所述第七晶体管m7的控制极耦接所述第二电压端v2，所述第七晶体管m7的第一极耦接所述第一电压端v1，所述第七晶体管m7的第二极耦接所述第八晶体管m8的第一极。所述第八晶体管m8的控制极耦接所述第六晶体管m6的第一极，所述第八晶体管m8的第二极耦接所述第四节点n4。所述第一传输门tg1的第二控制端耦接信号输入端d，所述第一传输门tg1的输入端耦接所述第三节点n3，所述第一传输门tg1的输出端耦接所述第四节点n4。
33.其中，在本公开实施例中，为了进一步减小第四晶体管m4与第五晶体管m5的导通电流，将所述第四晶体管m4的宽长比设置为大于所述第五晶体管m5的宽长比，并在所述第五晶体管m5的第二极耦接具有限流作用的第一电阻器r1。
34.所述第二控制信号生成电路130可包括：第二传输门tg2。其中，所述第二传输门tg2的第一控制端耦接所述第三电压端v3，所述第二传输门tg2的第二控制端耦接所述第二电压端v2，所述第二传输门tg2的输入端耦接所述第一节点n1，所述第二传输门tg2的输出端耦接所述第五节点n5。
35.所述驱动电路140的上拉管包括：第一晶体管m1和第二晶体管m2。其中，所述第一晶体管m1的控制端耦接所述第四节点n4，所述第一晶体管m1的第一极耦接第一电压端v1，所述第一晶体管m1的第二极耦接信号输出端pad。所述第二晶体管m2的控制端耦接所述第五节点n5，所述第二晶体管m2的第一极耦接所述第一电压端v1，所述第二晶体管m2的第二极耦接所述信号输出端pad。
36.所述驱动电路140还可包括作为下拉管的第三晶体管m3。其中，所述第三晶体管m3的控制端耦接所述第一节点n1，所述第三晶体管m3的第一极耦接所述信号输出端pad，所述第三晶体管m3的第二极耦接所述第三电压端v3。
37.在图2的示例中，从第一电压端v1输入所述芯片外部电压vpower，为用户施加的外部电源，电压范围为1-5v。从第二电压端v2输入所述芯片内部电压vcc，为芯片内部的固定电源，电压为3.3v。第三电压端v3接地。第一晶体管m1为大尺寸的pmos晶体管，第二晶体管m2为大尺寸的nmos晶体管，第一晶体管m1和第二晶体管m2并联构成上拉管，其结构为传输门模式，可以在较宽的电压范围内传输所述芯片外部电压vpower。第三晶体管m3、第五晶体管m5和第六晶体管m6均为nmos晶体管，第四晶体管m4、第七晶体管m7和第八晶体管m8均为pmos晶体管。所述第一传输门tg1和第二传输门tg2均是由一个pmos晶体管和一个nmos晶体管并联构成，两个晶体管的第一极与第二极分别对应耦接，作为输入端和输出端，两个晶体管的控制极分别作为第一控制端与第二控制端。反相器链电路中的反相器的供电系统是由第二电压端与第三电压端负责。本领域技术人员应理解，基于上述发明构思对图2所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管、传输门和电压端也可以具有与图2所示的示例不同的设置。
38.下面结合图2的示例来说明根据本公开的实施例的双电源驱动的控制电路100的工作过程。
39.下面分别以第一种情况芯片外部电压vpower大于芯片内部电压vcc与晶体管截止电压vth之和，即vpower》vcc+vth；第二种情况芯片外部电压vpower大于芯片内部电压vcc，但小于芯片内部电压vcc与晶体管截止电压vth之和，即vpower》vcc且vpower《vcc+vth；第三种情况芯片外部电压vpower小于芯片内部电压vcc，即vpower《vcc三种情况说明双电源驱动的控制电路100的工作过程。
40.对于第一种情况vpower》vcc+vth，第四晶体管m4与第五晶体管m5同时被导通，由于第四晶体管m4的宽长比大于第五晶体管m5的宽长比的设置，以及第一电阻器r1为限流电阻，因此第一传输门tg1的第一控制端的电压被上拉为vpower，第一传输门tg1中的pmos晶体管被关断。另外，第七晶体管m7被导通。
41.若所述信号输入端d输入的为低电平信号l时，第一传输门tg1中的nmos晶体管被关断，则第一传输门tg1被关断。第一节点n1的输出信号为高电平信号h，第六晶体管m6被导通，第八晶体管m8的控制端输入为接地电压，则第八晶体管m8也被导通，则第四节点n4输出的第一控制信号controlp为vpower，第一晶体管m1被关断。第二节点n2的输出信号为低电平信号l，则第二传输门tg2的输出端输出至第五节点n5的第二控制信号controln为接地电压，因此第二晶体管m2被关断，则驱动电路中的上拉管被完全关断。第三晶体管m3被导通。所述信号输出端pad输出为接地电压。
42.若所述信号输入端d输入的为高电平信号h时，第一传输门tg1中的nmos晶体管被导通，第三节点n3的输出信号为低电平信号l，即第一传输门tg1的输入为接地电压，由于第一传输门tg1中的nmos晶体管被导通，因此第一传输门tg1可顺利将输入的接地电压输出到第四节点n4。第一节点n1的输出信号为低平信号l，第六晶体管m6被关断，第八晶体管m8的控制端输入为vpower，则第八晶体管m8也被关断，则第四节点n4输出的第一控制信号controlp为接地电压，第一晶体管m1被导通。第二节点n2的输出信号为高电平信号h，则第二传输门tg2的输出端输出至第五节点n5的第二控制信号controln为vcc，因此第二晶体管m2被导通，则驱动电路中的上拉管被导通。第三晶体管m3被关断。所述信号输出端pad输出为vpower。
43.对于第二种情况vpower》vcc且vpower《vcc+vth，与第三种情况vpower《vcc，双电源驱动的控制电路100的工作过程相同，在此统一说明。第四晶体管m4被关断，第五晶体管m5被导通，第一传输门tg1的第一控制端的电压为接地电压，则第一传输门tg1中的pmos晶体管被导通，第七晶体管m7被关断。
44.若所述信号输入端d输入的为低电平信号l时，第一传输门tg1中的nmos晶体管被关断，但是第一传输门tg1中的pmos晶体管被导通，第三节点n3的输出信号为高电平信号h，即第一传输门tg1输出为vcc。第一节点n1的输出信号为高电平信号h，第六晶体管m6被导通，第八晶体管m8的控制端输入为vpower，则第八晶体管m8被关断，则第四节点n4输出的第一控制信号controlp为vcc，第一晶体管m1被关断。第二节点n2的输出信号为低电平信号l，则第二传输门tg2的输出端输出至第五节点n5的第二控制信号controln为接地电压，因此第二晶体管m2被关断，则驱动电路中的上拉管被完全关断。第三晶体管m3被导通。所述信号输出端pad输出为接地电压。
45.若所述信号输入端d输入的为高电平信号h时，第一传输门tg1中的nmos晶体管被导通，第三节点n3的输出信号为低电平信号l，即第一传输门tg1的输入为接地电压，由于第一传输门tg1中的nmos晶体管被导通，因此第一传输门tg1可顺利将输入的接地电压输出到第四节点n4。第一节点n1的输出信号为低平信号l，第六晶体管m6被关断，第八晶体管m8的控制端输入为vpower，则第八晶体管m8也被关断，则第四节点n4输出的第一控制信号controlp为接地电压，第一晶体管m1被导通。第二节点n2的输出信号为高电平信号h，则第二传输门tg2的输出端输出至第五节点n5的第二控制信号controln为vcc，因此第二晶体管m2被导通，则驱动电路中的上拉管被导通。第三晶体管m3被关断。所述信号输出端pad输出为vpower。
46.综上所述，根据本公开的实施例的双电源驱动的控制电路解决了芯片外部电压大于芯片内部电压时，上拉管不能完全关断的问题，提高了电路的稳定性。
47.附图中的流程图和框图显示了根据本公开的多个实施例的装置和方法的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
48.除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
49.适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本技术的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本技术的范围。
50.以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。