一种具有程控功能的双口ram读写通道切换分配模块的制作方法
【技术领域】
[0001] 本发明涉及一种具有程控功能的双口 RAM读写通道切换分配模块，针对多于1套 (例如：5套）被测产品的多个双口 RAM读写通道，实现程序控制一对多（例如：1对5)切 换分配控制功能，使得测控计算机系统中的单个双口 RAM读写通道可以实现与多个被测产 品的双口 RAM读写通道分时复用。
[0002] 本切换分配模块可以有效提高对多套产品的双口 RAM读写通道的测试效率，大幅 降低测试系统或设备的成本，节约资源、节省空间。本发明属于计算机通信，计算机辅助测 试及自动测试领域。
【背景技术】
[0003] 在现代智能导航制导控制系统中，随着信息量的增加和实时性要求的提高，经常 需要对信息或数据的高速采集和处理，这就要求在设计控制系统时充分关注它的信息处 理能力，否则极易造成数据处理中的"瓶颈"现象，从而达不到设计要求。基于多CPU并 行处理的嵌入式系统，不仅可以增强系统的控制能力和信息处理能力，提高系统的自动化 和智能化水平，而且可以适应各种控制领域复杂的现场环境。在嵌入式多CPU系统中，数 据通信问题成为制约其性能提高的主要因素，利用双口 RAM的高速数据通信和共享能力可 以有效解决这一问题。
[0004] 双口 RAM不仅是一种高性能的静态存储器，还是一种性能卓越的高速通信器件。 它可以在两侧端口之间实现多CPU高速并行通信。这是双口 RAM芯片的另一个主要应用特 色。双口 RAM是在1个SRAM存储器上具有两套完全独立的数据线、地址线和读写控制线， 并允许两个独立的系统同时对其进行随机性访问的存储器，即共享式多端口存储器。双口 RAM最大的特点是存储数据共享。1个存储器配备两套独立的地址、数据和控制线，允许两 个独立的CPU或控制器同时异步地访问同一个存储单元。因为数据共享，则必须具有访问 仲裁控制。内部仲裁逻辑控制提供以下功能：对同一地址单元访问的时序控制；存储单元 数据块的访问权限分配；信令交换逻辑（例如中断信号）等。为了满足高速数据实时传输 要求，导引头常采用双口 RAM实现高速通信。
[0005] 在导引头地面测试与仿真中，双口 RAM通信至关重要。为了提高测试和仿真效率， 尤其是在导引头相关部件的高低温测试过程中，希望充分利用高低温箱的体积，将多套产 品放入高低温箱批量进行测试，以求大幅压缩测试时间。此时，就需要测试计算机能与多套 产品进行双口 RAM通信。如果采用在测试计算机系统中配置多块双口 RAM通信卡的方法， 既浪费了大量软硬件资源，同时受限于测试计算机系统的扩展能力，增加的双口 RAM通信 卡数量非常有限，也不能满足大量（例如5套）被测产品的双口 RAM通信需求。目前， 还没有一种能够实现多路双口 RAM通信通道多选一切换分配功能的模块。
[0006] 本发明涉及的一种具有程控功能的双口 RAM读写通信切换分配模块，可以实现针 对多个双口 RAM读写通道的一对多（例如：1对5)切换分配控制功能，使得测试计算机系 统中的双口 RAM读写的单个通道可以与多个被测产品（如：导引头）的双口 RAM通道实现 接口并完成通信。
【发明内容】
[0007] 本发明的目的在于提供一种具有程控功能的双口 RAM读写通道切换分配模块，使 得测试计算机系统中的一个双口 RAM读写通道，可以在程序控制下通过双口 RAM读写通道 切换分配模块实现分时与多于1个被测产品的双口 RAM读写通道进行通信，实现对多路 (例如：5路）双口 RAM读写通道的多选一切换分配控制功能。
[0008] -种具有程控功能的双口 RAM读写通道切换分配模块包括：一对多的双口 RAM地 址/控制/数据信号分配器、一通道选通控制地址缓冲子单元、一双口 RAM地址/控制信号 接收缓冲子模块、一双口 RAM地址/控制信号发送缓冲子模块、一双口 RAM数据信号双向缓 冲子模块A、一双口 RAM数据信号双向缓冲子模块B、一指不电路子模块、一时钟电路和一电 源供电子单元。它们之间的位置连接关系及信号走向是：
[0009] 一对多的双口 RAM地址/控制/数据信号分配器其选通控制地址来源于通道选通 控制地址缓冲子单元的输出，其源端双口 RAM地址/控制信号来源于双口 RAM地址/控制信 号接收缓冲子模块的输出，其源端数据信号连接至双口 RAM数据信号双向缓冲子模块A的 一侧；其每个目的端的双口 RAM地址/控制信号输出至双口 RAM地址/控制信号发送缓冲 子模块，而后再输出至每个被测产品的双口 RAM地址/控制信号；其每个目的端的双口 RAM 数据信号连接至双口 RAM数据信号双向缓冲子模块B，而后再连接至每个被测产品的双口 RAM数据信号。
[0010] 双口 RAM数据信号双向缓冲子模块A的另一侧连接至外部测试计算机系统中的一 个双口 RAM读写通道中的数据信号。双口 RAM地址/控制信号接收缓冲子模块的输入来源 于外部测试计算机系统中的一个双口 RAM读写通道中的地址/控制信号。通道选通控制地 址缓冲子单元的的输入来源于外部通道选通控制地址。
[0011] 地址/控制信号为单向传送，地址/控制信号的流向：当外部测试计算机系统中的 一个双口 RAM读写通道发起读或写操作时，外部通道选通控制地址进入通道选通控制地址 缓冲子单元，而后进入一对多的双口 RAM地址/控制/数据信号分配器，分配器对该外部通 道选通控制地址进行译码后可以确定是对哪一个被测产品的双口 RAM通道进行读或写操 作。
[0012] 地址/控制信号首先传送至双口 RAM地址/控制信号接收缓冲子模块，而后进入 一对多的双口 RAM地址/控制/数据信号分配器，由其选择某一个通道，发送给双口 RAM地 址/控制信号发送缓冲子模块，最后将地址/控制信号传送到某一个被测产品。数据信号 的流向是双向的。当外部测试计算机系统中的一个双口 RAM读写通道发起写操作时，数据 信号首先进入双口 RAM数据信号双向缓冲子模块A，而后进入某一对多的双口 RAM地址/控 制/数据信号分配器，由其选择一个通道，发送给双口 RAM数据信号双向缓冲子模块B，最后 将数据信号传送到某一个被测产品。
[0013] 当外部测试计算机系统中的一个双口 RAM读写通道发起读操作时，某一个被测产 品的双口 RAM数据首先传送到双口 RAM数据信号双向缓冲子模块B，而后进入一对多的双口 RAM地址/控制/数据信号分配器，由其选择某一个通道，发送给双口 RAM数据信号双向缓 冲子模块A，最后将数据信号传送到外部测试计算机系统中的一个双口 RAM读写通道。
[0014] 所述一对多的双口 RAM地址/控制/数据信号分配器（简称：分配器），该分配器 包括1个源端，和m个目的端（m > 1)以及选通控制地址（位数为n)。选通控制地址位数 量应与目的端的数量m的关系为：2n> m ;其源端包括了一个双口 RAM读写通道所必须的地 址信号、控制信号和数据信号，以及方向控制信号DIRA、使能输出信号0EA。每个目的端也 包括了一个双口 RAM读写通道所必须的地址信号、控制信号和数据信号，以及方向控制信 号DIRBi、使能输出信号OEBi。
[0015] 所述通道选通控制地址缓冲子单元，接收外部输入的通道选通控制地址，或通过 手动拨码开关来设定通道选通控制地址，缓冲变换为与分配器引脚兼容的电平信号，并输 入至分配器的选通控制地址。
[0016] 所述双口 RAM地址/控制信号接收缓冲子模块，接收外部输入的双口 RAM地址及 控制信号，缓冲变换为与分配器引脚兼容的电平信号，并对应输入至分配器中的源端，不改 变地址/控制信号之间的时序逻辑。
[0017] 所述双口 RAM地址/控制信号发送缓冲子模块，其接收分配器的每个目的端的地 址/控制输出信号，进行缓冲提高驱动能力后输出至模块外部，不改变地址/控制信号之间 的时序逻辑。
[0018] 所述双口 RAM数据信号双向缓冲子模块A，其根据来自分配器的方向控制信号 DI