地址/控制信号，通道选通控制 地址缓冲子单元的的输入来源于外部通道选通控制地址；地址/控制信号为单向传送，地 址/控制信号的流向是；当外部测试计算机系统中的一个双口 RAM读写通道发起读或写操 作时，外部通道选通控制地址进入通道选通控制地址缓冲子单元，而后进入一对多的双口 RAM地址/控制/数据信号分配器，分配器对该外部通道选通控制地址进行译码后确定是对 哪一个被测产品的双口 RAM通道进行读或写操作；地址/控制信号首先传送至双口 RAM地 址/控制信号接收缓冲子模块，而后进入一对多的双口 RAM地址/控制/数据信号分配器， 由其选择某一个通道，发送给双口 RAM地址/控制信号发送缓冲子模块，最后将地址/控制 信号传送到某一个被测产品；数据信号的流向是双向的，当外部测试计算机系统中的一个 双口 RAM读写通道发起写操作时，数据信号首先进入双口 RAM数据信号双向缓冲子模块A， 而后进入某一对多的双口 RAM地址/控制/数据信号分配器，由其选择一个通道，发送给双 口 RAM数据信号双向缓冲子模块B，最后将数据信号传送到某一个被测产品；当外部测试计 算机系统中的一个双口 RAM读写通道发起读操作时，某一个被测产品的双口 RAM数据首先 传送到双口 RAM数据信号双向缓冲子模块B，而后进入一对多的双口 RAM地址/控制/数据 信号分配器，由其选择某一个通道，发送给双口 RAM数据信号双向缓冲子模块A，最后将数 据信号传送到外部测试计算机系统中的一个双口 RAM读写通道； 所述一对多的双口 RAM地址/控制/数据信号分配器，该分配器包括1个源端，和m 个目的端，m > 1 W及选通控制地址，位数为n ;选通控制地址位数量应与目的端的数量m 的关系为；2n>m;其源端包括了一个双口 RAM读写通道所必须的地址信号、控制信号和数 据信号，W及方向控制信号DIRA、使能输出信号OEA ;每个目的端也包括了一个双口 RAM读 写通道所必须的地址信号、控制信号和数据信号，W及方向控制信号DIRBi、使能输出信号 犯Bi ; 所述通道选通控制地址缓冲子单元，接收外部输入的通道选通控制地址，或通过手动 拨码开关来设定通道选通控制地址，缓冲变换为与分配器引脚兼容的电平信号，并输入至 分配器的选通控制地址； 所述双口 RAM地址/控制信号接收缓冲子模块，接收外部输入的双口 RAM地址及控制 信号，缓冲变换为与分配器引脚兼容的电平信号，并对应输入至分配器中的源端，不改变地 址/控制信号之间的时序逻辑； 所述双口 RAM地址/控制信号发送缓冲子模块，其接收分配器的每个目的端的地址/ 控制输出信号，进行缓冲提高驱动能力后输出至模块外部，不改变地址/控制信号之间的 时序逻辑； 所述双口 RAM数据信号双向缓冲子模块A，其根据来自分配器的方向控制信号DIRA、使 能输出信号OEA，接收一个来自外部的双口 RAM输入数据信号，并缓冲输入至源端即AA方 向，或者接收分配器中的源端的双口 RAM数据信号缓冲驱动后转发至外部的双口 RAM数据 接口即AB方向； 所述双口 RAM数据信号双向缓冲子模块B，其根据来自分配器的方向控制信号DIRBi、 使能输出信号OEBi，接收一个来自外部的被测产品输入的双口 RAM数据信号，并缓冲输入 至目的端i的数据信号即BA方向，或者接收分配器中的目的端i的数据信号缓冲驱动后转 发至外部被测产品的双口 RAM数据接口即BB方向； 所述指示电路子模块，用于指示通道选通控制地址来自外部输入还是拨码开关，W及 指示选通了分配器的哪一个目的端； 所述时钟电路，产生时钟信号，并输入至分配器； 所述电源供电子单元，用于给整个模块提供必要的直流供电。
2. 根据权利要求1所述的一种具有程控功能的双口 RAM读写通道切换分配模块，其特 征在于；所述的一对多的双口 RAM地址/控制/数据信号分配器采用FPGA利用硬件编程语 言Verilog或V皿L来实现。
3. 根据权利要求1所述的一种具有程控功能的双口 RAM读写通道切换分配模块，其特 征在于；所述的一对多的双口 RAM地址/控制/数据信号分配器中，其一个双口 RAM读写 通道所必需的地址信号至少为8位位宽，控制信号至少为3位位宽，数据信号至少为8位位 宽。
4. 根据权利要求1所述的一种具有程控功能的双口 RAM读写通道切换分配模块，其特 征在于；所述的一对多的双口 RAM地址/控制/数据信号分配器中，其根据选通控制地址将 源端中的地址信号与选通的某个目的端中的地址信号相连接，其它未选通的目的端中的地 址信号为高阻态。
5. 根据权利要求1所述的一种具有程控功能的双口 RAM读写通道切换分配模块，其特 征在于；所述的一对多的双口 RAM地址/控制/数据信号分配器中，其根据选通控制地址将 源端中的控制信号与选通的某个目的端中的控制信号相连接，其它未选通的目的端中的控 制f旨号为局阻态。
6. 根据权利要求1所述的一种具有程控功能的双口 RAM读写通道切换分配模块，其特 征在于；所述的一对多的双口 RAM地址/控制/数据信号分配器中，其根据选通控制地址将 源端中的数据信号与选通的某个目的端中的数据信号相连接，其它未选通的目的端中的数 据信号为高阻态。
7. 根据权利要求1所述的一种具有程控功能的双口 RAM读写通道切换分配模块，其特 征在于；所述的一对多的双口 RAM地址/控制/数据信号分配器中，其只根据选通控制地址 对源端中的地址信号、控制信号和数据信号进行切换分配控制，而不进行译码、解码操作。
8. 根据权利要求1所述的一种具有程控功能的双口 RAM读写通道切换分配模块，其特 征在于：一个双口 RAM读写通道所必需的地址信号至少包括8位，分别为A0?A7,控制信 号至少包括双口 RAM输出使能信号0E、双口 RAM片选信号CE和双口 RAM读写控制信号RW， 数据信号至少包括8位，分别为DO?D7。
9. 根据权利要求1所述的一种具有程控功能的双口 RAM读写通道切换分配模块，其特 征在于；方向控制信号DIRA、使能输出信号0EA根据源端的双口 RAM读写控制信号RW和双 口 RAM片选信号CE来进行控制，当CE、RW为读有效时，DIRA应使双口 RAM数据信号双向缓 冲子模块A的数据方向为AB方向，同时犯A有效；当CE、RW为写有效时，DIRA应使双口 RAM 数据信号双向缓冲子模块A的数据方向为AA方向，同时0EA有效；当CE无效时，0EA无效。
10. 根据权利要求1所述的一种具有程控功能的双口 RAM读写通道切换分配模块，其 特征在于；其中，方向控制信号DIRBi、使能输出信号OEBi根据源端的双口 RAM读写控制信 号RW和双口 RAM片选信号CE来进行控制，当CE、RW为读有效时DIRBi应使双口 RAM数据 信号双向缓冲子模块B的数据方向为BA方向，同时OEBi有效；当CE、RW为写有效时，DIRA 应使双口 RAM数据信号双向缓冲子模块A的数据方向为BB方向，同时OEBi有效；当CE无 效时，OEBi无效。
【专利摘要】一种具有程控功能的双口RAM读写通道切换分配模块，它包括一对多的双口RAM地址/控制/数据信号分配器、一通道选通控制地址缓冲子单元、一双口RAM地址/控制信号接收缓冲子模块、一双口RAM地址/控制信号发送缓冲子模块、一双口RAM数据信号双向缓冲子模块A、一双口RAM数据信号双向缓冲子模块B、一指示电路子模块、一时钟电路和一电源供电子单元；本发明能够实现一双口RAM通信卡的一个通道分时复用，进而实现与多于一套被测产品的双口RAM存储器的串行通信功能，减少测试多于一套被测产品的测试计算机系统中的双口RAM通信卡的数量，节约了硬件成本，而且性价比高，便于集成使用。
【IPC分类】H03K19-0185
【公开号】CN104539281
【申请号】CN201410588357
【发明人】周强, 傅余, 骆冬, 李石
【申请人】北京航空航天大学
【公开日】2015年4月22日
【申请日】2014年10月28日