互补金属氧化物半导体（cmos）反相器电路装置的制造方法
【专利说明】互补金属氧化物半导体(CMOS)反相器电路装置
[0001]本申请要求于2013年10月18日提交到韩国知识产权局的第10-2013-0124890号韩国专利申请的权益，该申请的整个公开通过引用包含于此以用于所有目的。
技术领域
[0002]以下的描述涉及一种互补金属氧化物半导体(CMOS)反相器电路装置。以下的描述还涉及一种使电路构造更简单并且当输入信号转换时还通过同时使包括在CMOS反相器的输出端中的P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)截止来防止短路电流的产生的CMOS反相器电路装置。这里使用PMOS和NMOS来表示晶体管的类型。
【背景技术】
[0003]电力消耗已成为限制芯片(诸如处理器)的性能的重要因素。随着由半导体技术的发展所引起的芯片的时钟速度和复杂度增加，电力需求增加。因此，当设计半导体时准确地估计CMOS反相器的电力消耗直接导致芯片的可靠性的保证的增加和设计时间的减小。
[0004]同时，对于具有长信号传递路径的高度复杂的半导体电路而言，通过在信号传递路径上包括阶梯式缓冲器并且考虑到最后输出端的可操作性来增强电路的最后输出端的可操作性。为了增强关于这点的可操作性，通常，缓冲器通过连接CMOS反相器电路被配置为阶梯式。
[0005]然而，使用配置有缓冲器的CMOS反相器导致当输入信号转换时产生短路电流的问题。即，当在输入端上输入信号的输入电平从高电平改变为低电平或者从低电平改变为高电平时产生短路电流。短路电流是指由于在如上的输入信号转换时配置在CMOS的输出端的PMOS和NMOS同时导通而导致电源端和地之间电流流动的现象。
[0006]当产生如上所述的短路电流时，电力消耗不必要地增加。被这种短路电流消耗的电力通常不会占整体电力消耗的很大一部分。然而，在降低电力效率的问题相关的情况下，被短路电流所使用的电力消耗掉整体电力消耗的20%或者更多的情况频繁发生。在这些情况下，短路电流导致的电力消耗更加重要并且不可忽略。
[0007]此外，当在PMOS和NMOS截止的时刻运行时短路电流变得异常高。因此，承受短路电流的一些或者全部电路元件可能会被物理地破坏或者损坏。结果是，从CMOS的输出端输出的输出信号无法被稳定地输出。在这方面，用于在CMOS反相器中最小化短路电流的方法将会避免这些问题中的一些。
[0008]在示例中，最小化短路电流的方法被公开，其中，在输入信号转换的瞬间，通过同时使位于输出端的PMOS和NMOS截止来最小化短路电流。
[0009]然而，在这样的示例中，当输入信号从低电平转换到高电平时，NMOS的栅极节点通过晶体管M4放电，然后，PMOS的栅极节点通过晶体管M5和晶体管M4放电。此时，PMOS的栅极节点具有从NMOS的栅极节点的信号得到反馈的反馈回路值。
[0010]相比之下，当输入信号从高电平转换到低电平时，PMOS的栅极节点通过晶体管M2被充电并且当晶体管M3导通时节点被放电，并且相应地，晶体管M6导通。因此，NMOS的栅极节点通过晶体管M6和M2的路径被充电。然而，即使在这种情况下，NMOS的栅极节点也具有从PMOS的栅极节点的信号得到反馈的反馈回路。
[0011]按照所述示例，所述示例还可被配置为最小化短路电流。
[0012]然而，如目前所描述，所述示例被配置为，为了同时使PMOS 580和NMOS 590截止，需要接收来自相反节点的反馈信号。因此，由于接收的问题，除了使充电和放电路径变长之外别无选择。
[0013]这种情况导致CMOS反相器的工作速度降低的问题。即，虽然该示例具有最小化短路电流的特性，但是还具有由于长的充电/放电路径的使用而导致CMOS反相器的工作速度降低的特性。此外，因反馈回路而产生更多的电力消耗。
[0014]此外，示例具有使用反馈回路的特性。因此，由于包括这样的反馈回路而导致电路设计变得更复杂以及这种处理器的整体尺寸增大的问题将与这种示例相关联。
【发明内容】
[0015]提供本
【发明内容】
从而以简化形式引入构思的选择，所述构思将在以下的【具体实施方式】中被进一步描述。本
【发明内容】
不是旨在确定要求保护的主题的关键特征或必要特征，也不是旨在用来协助确定要求保护的主题的范围。
[0016]本示例的目的在于解决所描述的问题。例如，本示例提供了一种使在转换输入信号时产生的短路电流最小化的同时还使用了简化的电路结构的CMOS反相器电路装置。
[0017]本示例的另一个目的在于通过使PMOS和NMOS截止的时序变得可控的同时，还根据CMOS反相器电路装置预期用途而考虑工作速度和电力消耗来提供一种优化的CMOS反相器电路装置。
[0018]在一个一般的方面，CMOS反相器电路装置包括:第一 P型金属氧化物半导体(PMOS)晶体管和第一 N型金属氧化物半导体(NMOS)晶体管以及第二 PMOS晶体管和第二NMOS晶体管，被配置为均通过栅极端接收相同的输入信号并且分别串联连接；第三PMOS晶体管，连接到与第一 PMOS晶体管和第一 NMOS晶体管的漏极连接的第一节点；第三NMOS晶体管，连接到与第二 PMOS晶体管和第二 NMOS晶体管的漏极连接的第二节点；延迟电路单元，包括第四PMOS晶体管和第四NMOS晶体管，它们被配置为均通过各自的栅极接收输入信号，并且串联连接以使与第四PMOS晶体管和第四NMOS晶体管的漏极连接的第五节点被连接到与第一 NMOS晶体管的源极和二 PMOS晶体管的源极连接的第四节点。
[0019]第三PMOS晶体管、第一 PMOS晶体管和第四PMOS晶体管的源极可连接到电源端，并且第三NMOS晶体管、第二 NMOS晶体管和第四NMOS晶体管的源极可连接到接地端。
[0020]当输入信号为高电平时，通过第二 NMOS晶体管的放电路径和通过第一 NMOS晶体管和第四NMOS晶体管的放电路径可被生成。
[0021]第二节点可被放电并且第一节点可被放电。
[0022]第三PMOS晶体管和第三NMOS晶体管可保持在截止下状态直到第二节点被放电并且第一节点被放电为止。
[0023]当输入信号为低电平时，通过第一 PMOS晶体管的充电路径和通过第四PMOS晶体管和第二 PMOS晶体管的充电路径可被生成。
[0024]第一节点可被充电并且第二节点可被充电。
[0025]第三PMOS晶体管和第三NMOS晶体管可保持在截止状态下直到第一节点被充电并且第二节点被充电为止。
[0026]延迟电路还包括连接在电源端和第四PMOS晶体管之间的第五PMOS晶体管以及连接在接地端和第四NMOS晶体管之间的第五NMOS晶体管。
[0027]第五PMOS和第五NMOS的沟道长度可与第四PMOS晶体管和第四NMOS晶体管的沟道长度相同。
[0028]第五PMOS和第五NMOS的沟道长度可与第四PMOS晶体管和第四NMOS晶体管的沟道长度不同。
[0029]第一节点的充电时间和放电时间及第二节点的充电时间和放电时间可基于延迟单元电路的PMOS晶体管和NMOS晶体管的数量而被控制。
[0030]在另一个一般的方面，CMOS反相器电路装置包括:第一 P型金属氧化物半导体(PMOS)晶体管和第一 N型金属氧化物半导体(NMOS)晶体管以及第二 PMOS晶体管和第二NMOS晶体管，被配置为均通过栅极端接收相同的输入信号并且分别串联连接；第三PMOS晶体管，连接到与第一 PMOS晶体管和第一 NMOS晶体管的漏极连接的第一节点；第三NMOS晶体管，连接到与第