时钟生成方法及时钟生成电路的制作方法
【技术领域】
[0001]本发明涉及一种在搭载功能模块、及与功能模块进行通信来控制其工作的控制电路的半导体芯片中，生成向控制电路及功能模块供给的时钟的时钟生成方法及时钟生成电路。
【背景技术】
[0002]随着半导体集成电路的制造工艺的微细化，半导体芯片逐渐大型化和多功能化。例如，在被称作片上系统(SOC:System on chip)的半导体集成电路的设计方法中，有时在半导体芯片上除了搭载分别实现预定功能的I个以上的功能模块以外，还搭载有与各功能模块进行通信来控制其工作的CPU(中央处理器)等控制电路。并且，通过在电路的非工作时下调工作时钟的频率来抑制待机时的耗电。
[0003]若半导体芯片大型化，则从时钟发生电路传输于各功能模块的工作时钟的物理布线距离变长，有时甚至达到数毫米。因此，即使在控制电路与各功能模块连接于相同的工作时钟时，有时也会对各功能模块供给根据传输距离分别延迟且其相位从供给于控制电路的工作时钟的相位偏移的工作时钟，从而在控制电路与各功能模块之间无法进行正确的通信。
[0004]为了应对这种问题，专利文献I (日本专利公开2005-38159号公报)中记载有如下内容:将主时钟信号进行分频并作为第I分频时钟信号来输出，并且利用主时钟信号对第I分频时钟信号进行同步匹配来输出第2分频时钟信号，以此来降低第2分频时钟信号的时钟偏移，并向半导体芯片内的多个逻辑电路供给与第I分频时钟信号相同相位的第2分频时钟信号。
[0005]并且，专利文献2 (日本专利公开2007-189293号公报)中记载有如下内容:通过将第I时钟信号进行分频而生成第2时钟信号，并由第I及第2时钟信号生成具有第2时钟信号的周期，且逻辑电平的变化时点与第I时钟信号的时点相同的第3时钟信号，由此来抑制由第I时钟信号与第3时钟信号的传输路径上的芯片内部偏差引起的偏移，并改善时序收敛性。
[0006]专利文献1、2中，使分频时钟与其源时钟同步并将其重新保持来生成再生时钟，并分配于各功能模块，由此能够抑制芯片上变异性(OCV，on chip variat1n:同一半导体芯片内的特性的偏差)的影响。然而，分频时钟的分频比可变时，在专利文献1、2中，用于生成再生时钟的FF(触发器)的级数固定，因此供给于控制电路与各功能模块的分频时钟的相位偏移而无法进行正确的通信。
[0007]图7是表示以往的时钟生成电路的结构的一例的电路图。该图所示的时钟生成电路56在搭载功能模块(A、B) 14、16、及与各功能模块14、16进行通信来控制其工作的控制电路12的半导体芯片中，生成分别供给于控制电路12及功能模块14、16的延迟时钟，且具备分频电路58、及时钟同步电路60、62。
[0008]分频电路58将源时钟进行m分频(m为2以上的整数)来生成具有源时钟的频率的l/m频率的分频时钟。
[0009]时钟同步电路60与源时钟同步而生成使分频时钟延迟4个时钟的延迟时钟A，并将所生成的延迟时钟A供给于与延迟时钟A同步而工作的功能模块14。
[0010]时钟同步电路62与源时钟同步而生成使分频时钟延迟2个时钟的延迟时钟B，并将所生成的迟延时钟B供给于与延迟时钟B同步而工作的功能模块16。
[0011]当没有时钟同步电路60、62时，根据传输距离分别延迟的可变分频时钟将会供给于各功能模块14、16。
[0012]通过时钟同步电路60、62使分频时钟延迟的4个时钟及2个时钟的时钟数是，为了使控制电路12和各功能模块14、16与分频时钟同步而工作，在没有时钟同步电路60、62的情形下，根据从分频电路58传输于各功能模块14、16的各分频时钟的传输距离，对传输于各功能模块14、16的各可变分频时钟计算出的、需要与源时钟同步而使可变分频时钟延迟的时钟数。
[0013]时钟同步电路60与延迟的4个时钟对应地具备串联连接的4级的FF(延迟电路)64、66、68、70。在FF64、66、68、70的时钟输入端子输入有源时钟，在初级的FF64的数据输入端子输入有分频时钟。从FF64、66、68、70的数据输出端子分别输出再生时钟I?3及延迟时钟A。
[0014]分频时钟与源时钟的上升同步而通过4级的FF64、66、68、70各延迟I个时钟。其结果，从时钟同步电路60输出分频时钟延迟了源时钟的4个时钟的延迟时钟A。
[0015]同样地，时钟同步电路62与迟延的2个时钟对应地具备串联连接的2级的FF72、74。在FF72、74的时钟输入端子输入有源时钟，在初级的FF72的数据输入端子输入有分频时钟。从FF72、74的数据输出端子分别输出再生时钟I及延迟时钟B。
[0016]分频时钟与源时钟的上升同步而通过2级的FF72、74各延迟I个时钟。其结果，从时钟同步电路62输出分频时钟延迟了源时钟的2个时钟的延迟时钟B。
[0017]在时钟生成电路56中，通过分频电路58，生成源时钟被m分频的分频时钟。
[0018]接着，通过时钟同步电路60，与源时钟的上升同步而生成分频时钟延迟4个时钟的延迟时钟A，并供给于功能模块14。并且，通过时钟同步电路62，与源时钟的上升同步而生成分频时钟延迟2个时钟的延迟时钟B，并供给于功能模块16。
[0019]图8是表示分频时钟为2分频时钟时的图7所示的时钟生成电路的工作的一例的时序图。
[0020]分频时钟为2分频时钟时，如该时序图所示，分频时钟与源时钟的上升同步，高电平及低电平交替变化。再生时钟I?3同样地与源时钟的上升同步而电平发生改变，分别从分频时钟延迟源时钟的I?3个时钟。延迟时钟A、B与源时钟的上升同步而电平发生改变，分别从分频时钟延迟源时钟的4个时钟及2个时钟。
[0021]从而，延迟时钟A、B及分频时钟同步而其相位也一致，控制电路12能够与各功能模块14、16正确地进行通信来控制其工作。
[0022]图9是表示分频时钟为5分频时钟时的图7所示的时钟生成电路的工作的一例的时序图。
[0023]分频时钟为5分频时钟时，如该时序图所示，分频时钟与源时钟的上升同步，高电平及低电平交替变化。将分频时钟的高电平设为源时钟的2个时钟的脉冲宽度，将低电平设为源时钟的3个时钟的脉冲宽度。再生时钟I?3同样地与源时钟的上升同步而电平发生改变，分别从分频时钟延迟源时钟的I?3个时钟。延迟时钟A、B与源时钟的上升同步而电平发生改变，分别从分频时钟延迟源时钟的4个时钟及2个时钟。
[0024]从而，延迟时钟A、B及分频时钟进行同步，但其相位偏移，因此控制电路12无法与各功能模块14、16正确地进行通信。
[0025]时钟生成电路56的时钟同步电路60、62结构对应于分频时钟固定为2分频时钟的情况。因此，在时钟生成电路56的结构中，若分频时钟从2分频时钟变成其他分频比的分频时钟，则延迟时钟A、B及分频时钟的相位偏移。从而，存在控制电路12无法与各功能模块14、16正确地进行通信，且无法控制其工作的问题。
【发明内容】
[0026]本发明的目的在于解决前述现有技术的问题，提供一种即使在分频时钟的分频比改变的情况下，控制电路也能够与功能模块正确地进行通信来控制其工作的时钟生成电路。
[0027]为了实现上述目的，本发明提供一种时钟生成方法，在搭载I个以上的功能模块、及控制所述I个以上的功能模块的工作的控制电路的半导体芯片中，生成向所述控制电路及所述I个以上的各功能模块供给的延迟时钟，的其特征在于，所述时钟生成方法包括:
[0028]根据分频比设定信号，生成将源时钟进行分频的可变分频时钟的步骤；
[0029]为了使所述控制电路和所述I个以上的各功能模块与所述可变分频时钟同步工作，在没有使所述可变分频时钟延迟的时钟同步电路的情形下，根据从生成所述可变分频时钟的可变分频电路传输于所述I个以上的功能模块的所述各可变分频时钟的传输距离，对传输于所述I个以上的功能模块的各可变分频时钟计算与所述源时钟同步而使所述可变分频时钟延迟的时钟数的步骤；
[0030]求出在所述计算出的时钟数中作为最大的时钟数的最大时钟数的步骤；
[0031]与所述源时钟同步而生成使所述可变分频时钟延迟所述最大时钟数的第I延迟时钟，并将所述第I延迟时钟供给于与所述第I延迟时钟同步而工作的所述控制电路的步骤；
[0032]与所述源时钟同步而生成使所述可变分频时钟分别延迟所述最大时钟数的I个以上的第2延迟时钟，并将所述I个以上的各第2延迟时钟供给于与所述I个以上的各第2延迟时钟同步而工作的所述I个以上的各功能模块的步骤。
[0033]并且，本发明提供一种时钟生成电路，在搭载I个以上的功能模块、及控制所述I个以上的功能模块的工作的控制电路的半导体芯片中，生成向所述控制电路及所述I个以上的各功能模块供给的延迟时钟，其特征在于，所述时钟生成电路包括:
[0034]可变分频电路，根据分频比设定信号，生成将源时钟进行分频的可变分频时钟；
[0035]第I时钟同步电路，与所述源时钟同步而生成使所述可变分频时钟延迟了预先设定的