最大时钟数的第I延迟时钟，并将所述第I延迟时钟供给于与所述第I延迟时钟同步而工作的所述控制电路；及
[0036]I个以上的第2时钟同步电路，与所述源时钟同步而生成使所述可变分频时钟分别延迟所述最大时钟数的I个以上的第2延迟时钟，并将所述I个以上的各第2延迟时钟供给于与所述I个以上的第2延迟时钟同步而工作的所述I个以上的各功能模块，
[0037]所述最大时钟数是，为了使所述控制电路和所述I个以上的各功能模块与所述可变分频时钟同步而工作，在没有所述第I时钟同步电路及所述I个以上的第2时钟同步电路的情形下，根据从所述可变分频电路传输于所述I个以上的功能模块的各所述可变分频时钟的传输距离，对传输于所述I个以上的功能模块的可变分频时钟计算出的、与所述源时钟同步而使所述可变分频时钟延迟的时钟数中最大的时钟数。
[0038]在本发明的时钟生成电路中，生成使可变分频时钟延迟了预先设定的源时钟的时钟数的延迟时钟。因此，与可变分频时钟的分频比无关地，延迟时钟始终被同步，其相位一致。从而，即使在可变分频时钟的分频比改变时，延迟时钟也始终进行同步且其相位一致，因此控制电路始终能够与各功能模块正确地进行通信并控制其工作。
【附图说明】
[0039]图1是表示本发明的时钟生成电路的结构的第I实施方式的电路图。
[0040]图2是求取最大时钟数时的一例的流程图。
[0041]图3是表示图1所示的时钟生成电路的工作的一例的流程图。
[0042]图4是表示可变分频时钟为2分频时钟时的图1所示的时钟生成电路的工作的一例的时序图。
[0043]图5是表不可变分频时钟为5分频时钟时的图1所不的时钟生成电路的工作的一例的时序图。
[0044]图6是表示本发明的时钟生成电路的结构的第2实施方式的电路图。
[0045]图7是表示现有的时钟生成电路的结构的一例的电路图。
[0046]图8是表示分频时钟为2分频时钟时的图7所示的时钟生成电路的工作的一例的时序图。
[0047]图9是表示分频时钟为5分频时钟时的图7所示的时钟生成电路的工作的一例的时序图。
[0048]主要符号说明
[0049]10、34、56:时钟生成电路
[0050]12:控制电路
[0051]14、16:功能模块
[0052]18:可变分频电路
[0053]20、22、24、36、38、60、62:时钟同步电路
[0054]26、28、30、32、40、42、44、46、48、52、54、64、66、68、70、72、74:FF(延迟电路)
[0055]50:多路复用器
[0056]58:分频电路
【具体实施方式】
[0057]以下，根据附图所示的适当实施方式，对本发明的时钟生成电路进行详细说明。
[0058]图1是表示本发明的时钟生成电路的结构的第I实施方式的电路图。该图所示的时钟生成电路10在搭载功能模块(A、B) 14、16、及与各功能模块14、16进行通信来控制其工作的控制电路12的半导体芯片中，生成分别供给于控制电路12及各功能模块14、16的延迟时钟，且具备可变分频电路18、及时钟同步电路20、22、24。
[0059]可变分频电路18根据分频比设定信号将源时钟进行N分频(N为根据分频比设定信号决定的2以上的整数)而生成具有与分频比设定信号对应的分频比即源时钟的频率的1/N频率的可变分频时钟。
[0060]分频比设定信号及源时钟例如从半导体芯片的外部或者搭载于半导体芯片的其他功能模块输入。
[0061]接着，时钟同步电路20与源时钟同步而生成使可变分频时钟延迟了预先设定的最大时钟数的延迟时钟C，并将所生成的延迟时钟C供给于与延迟时钟C同步而工作的控制电路12。
[0062]没有时钟同步电路22、24时，对各功能模块14、16供给根据传输距离分别延迟的可变分频时钟。
[0063]最大时钟数是，为了使控制电路12和各功能模块14、16与可变分频时钟同步工作，在没有时钟同步电路22、24的情形下，根据从可变分频电路18传输于各功能模块14、16的各可变分频时钟的传输距离，对传输于各功能模块14、16的各可变分频时钟计算出的、与源时钟同步而使可变分频时钟延迟的时钟数中，最大的时钟数以上的时钟数。
[0064]另外，通过将最大时钟数设为使传输于各功能模块14、16的各可变分频时钟延迟的时钟数中的最大的时钟数，能够将时钟同步电路20、22、24的电路规模设为必要最小限度。
[0065]时钟同步电路20是当最大时钟数为4个时钟时的电路，与此对应地，具备串联连接的4级的FF (延迟电路)26、28、30、32。在FF26、28、30、32的时钟输入端子输入有源时钟，在初级的FF26的数据输入端子输入有可变分频时钟。从FF26、28、30、32的数据输出端子分别输出再生时钟I?3及延迟时钟C。
[0066]可变分频时钟与源时钟的上升同步而通过4级的FF26、28、30、32各延迟I个时钟。其结果，从时钟同步电路20输出可变分频时钟延迟了源时钟的4个时钟的延迟时钟C。
[0067]同样地，时钟同步电路22与源时钟同步而生成使可变分频时钟延迟最大时钟数的延迟时钟A，并将所生成的延迟时钟A供给于与延迟时钟A同步而工作的功能模块14。
[0068]时钟同步电路24与源时钟同步而生成使可变分频时钟延迟最大时钟数的延迟时钟B，并将所生成的延迟时钟B供给于与延迟时钟B同步而工作的功能模块16。
[0069]时钟同步电路22、24的结构与时钟同步电路20相同，在4级的FF26、28、30、32中，将前半部分的2级的FF26、28设置于功能模块14、16的外部，将后半部分的2级的FF30、32设置于功能模块14、16的内部。并且，延迟时钟A、B分别供给于与延迟时钟A、B同步而工作的功能模块14、16的内部电路。如此，构成时钟同步电路22、24的各延迟电路不仅可以设置于各功能模块14、16的外部，还可以设置于其内部。
[0070]接着，参考图2及图3所示的流程图，对求出最大时钟数的方法、及图1所示的时钟生成电路10的工作进行说明。
[0071]求取最大时钟数时，首先，通过可变分频电路18根据分频比设定信号生成将源时钟分频的可变分频时钟(图2的步骤SI)。
[0072]如前所述，没有各时钟同步电路22、24的情形下，根据传输距离各自延迟的可变分频时钟从可变分频电路18供给于各功能模块14、16。
[0073]接着，为了使控制电路12与各功能模块14、16分别与可变分频时钟同步工作，根据传输于各功能模块14、16的各可变分频时钟的传输距离，对传输于各功能模块14、16的各可变分频时钟计算与源时钟同步而使可变分频时钟延迟的时钟数(图2的步骤S2)。
[0074]并且，求出计算出的时钟数中的最大时钟数以上的时钟数即最大时钟数(图2的步骤S3) ο
[0075]如图7所示的现有的时钟生成电路56，使传输于各功能模块14、16的可变分频时钟延迟的时钟数为4个时钟及2个时钟时，例如将最大时钟数设为4个时钟。此时，如图1所示，构成各时钟同步电路20、22、24的FF的级数为4级。
[0076]在时钟生成电路10中，通过可变分频电路18，源时钟根据分频比设定信号被分频，并生成分频比与分频比设定信号相对应的可变分频时钟(图3的步骤S4)。
[0077]接着，通过时钟同步电路20，与源时钟的上升同步而生成可变分频时钟延迟了源时钟的4个时钟的延迟时钟C，并供给于控制电路12 (图3的步骤S5)。
[0078]同样地，通过时钟同步电路22，与源时钟的上升同步而生成可变分频时钟延迟4个时钟的延迟时钟A，并供给于功能模块14。并且，通过时钟同步电路24，与源时钟的上升同步而生成可变分频时钟延迟4个时钟的延迟时钟B，并供给于功能模块16(图3的步骤S6)。
[0079]图4是表示可变分频时钟为2分频时钟时的图1所示的时钟生成电路的工作的一例的时序图。
[0080]当可变分频时钟为2分频时钟时，如该时序图所示，可变分频时钟及再生时钟I?3与图8所示的分频时钟及再生时钟I?3同样地进行工作。并且，延迟时钟A、B、C与源时钟的上升同步而电平发生改变，分别从分频时钟延迟源时钟的4个时钟。
[0081]从而，延迟时钟A、B、C进行同步而其相位也一致，因此控制电路12能够与各功能模块14、16正确地进行通信来控制其工作。
[0082]图5是表不可变分频时钟为5分频时钟时的图1所不的时钟生成电路的工作的一例的时序图。
[0083]当可变分频时钟为5分频时钟时，如该时序图所示，可变分频时钟及再生时钟I?3与图9所示的分频时钟及再生时钟I?3同样地进行工作。并且，延迟时钟A、B、C与源时钟的上升同步而电平发生改变，分别从分频时钟延迟源时钟的4个时钟。
[0084]从而，延迟时钟A、B、C进行同步而其相位也一致，因此控制电路12能够与各功能模块14、16正确地进行