一种锁存比较器的制造方法
【技术领域】
[0001]本发明涉及模拟集成电路领域，具体涉及一种锁存比较器。
【背景技术】
[0002]比较器是模拟集成电路中一个重要且基本的模块，广泛应用于模拟信号到数字信号的转换过程中，例如模数转换器(ADCs)、数模转换器(DACs)。比较器的主要有开环比较器、开关电容比较器、锁存比较器和预放大锁存比较器等。目前比较器的发展趋势为高速、高精度，而速度和精度往往又互相制约。现有的高速比较器一般采用锁存比较器或预放大锁存比较器，但是其不能同时兼顾速度和精度，通常是实现了高速，精度不够高；或实现了高精度，速度却有限。
【发明内容】
[0003]本发明的目的就是提供一种锁存比较器，能够有效解决上述问题，实现比较器的高速和高精度运行。
[0004]为实现上述目的，本发明采用以下技术方案进行实施:
[0005]一种锁存比较器，其特征在于:包括顺次连接的预放大器、缓冲级电路模块和锁存器，缓冲级电路模块包括依次设置的N型缓冲器和P型缓冲器，N型缓冲器的输出端与正反馈电路模块的输入端相连接，正反馈电路模块的输出端与预放大器的输出端并接后接入N型缓冲器的输入端。
[0006]上述技术方案中，预放大器保证比较器较大的带宽特性，正反馈电路模块加在预放大器的输出上，实现更高的增益，以提高比较器的精度和速度。
【附图说明】
[0007]图1为本发明的结构示意框图；
[0008]图2为预放大器的电路结构原理图；
[0009]图3为N型缓冲器的电路结构原理图；
[0010]图4为P型缓冲器的电路结构原理图；
[0011]图5为正反馈电路模块的结构原理图；
[0012]图6为的锁存器电路结构原路图。
【具体实施方式】
[0013]为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行具体说明。应当理解，以下文字仅仅用以描述本发明的一种或几种具体的实施方式，并不对本发明具体请求的保护范围进行严格限定。
[0014]本发明采取的技术方案如图1所示，一种锁存比较器，包括顺次连接的预放大器
11、缓冲级电路模块和锁存器14，缓冲级电路模块包括依次设置的N型缓冲器12和P型缓冲器13，N型缓冲器12的输出端与正反馈电路模块15的输入端相连接，正反馈电路模块15的输出端与预放大器11的输出端并接后接入N型缓冲器12的输入端。ViruVout为比较器的输入和输出信号；输入信号Vin进入预放大器11，预放大器11的输出信号为OutputlJf号Outputl进入N型缓冲器12，N型缓冲器12输出信号为0utput2，信号0utput2分两路，一路进入正反馈电路模块15，正反馈电路电路模块的输出信号连接到预放大器11的输出端，另一路进入下一级P型缓冲器13，P型缓冲器13输出信号为0utput3，信号0utput3进入锁存器14，锁存器14输出比较器的输出信号Vout。上述技术方案中，预放大器11保证比较器较大的带宽特性，正反馈电路模块15加在预放大器11的输出上，实现更高的增益，以提高比较器的精度和速度。
[0015]具体的操作方案为:
[0016]预放大器11可采用二极管负载的差分单级放大器，具体如图2所示，预放大器11包括晶体管Ml、M2，预放大器11的正负极输入信号Vinl+、Vinl-以及预放大器11的正负极输出信号Voutl+、Voutl-,晶体管Ml、M2的源极分别连接电压电源，晶体管Ml的栅极与漏极短接并连接负极输出信号Voutl-和晶体管M3的漏极，晶体管M3的栅极分别连接开关Phill的一端和开关Phi21的一端，开关Phill的另一端接入电压信号Vref，开关Phi21的另一端接入正极输入信号Vinl+ ;晶体管M2的栅极与漏极短接，并连接正极输出信号Voutl+和晶体管M4的漏极，晶体管M4的栅极分别连接开关Phil2的一端和开关Phi22的一端，开关Phil2的另一端接入电压信号Vref，开关Phi22的另一端接入负极输入信号Vinl-;晶体管M3、M4的源极连接并连接晶体管M5的漏极，晶体管M5的栅极连接偏置电压信号Vbl，晶体管M5的源极连接地。开关Phill、开关Phil2、开关Phi21、开关Phi22均为传输门开关。
[0017]图3为N型缓冲器12的电路原理图，图3中Vin4为N型缓冲器12的输入电压信号，来自于预放大器11的输出端，Vout4为N型缓冲器12的输出电压信号，Vbl为偏置电压信号；电源电压VDD分两路分别连接晶体管M6、M7的漏极，晶体管M6的栅极接入正极输入电压信号Vin4+的输入端，晶体管M6的源极分别连接晶体管M8的漏极和正极输出电压信号Vout+的输出端，晶体管M7的栅极接入负极输入电压信号Vin4-的输入端，晶体管M7的源极分别连接晶体管M9的漏极和负极输出电压信号Vout4-的输出端，晶体管M8的栅极和晶体管M9的栅极连接并接入偏置电压信号Vbl，晶体管M8的源极和晶体管M9的源极连接并接到地GND。
[0018]图4为P型缓冲器13的电路结构示意图，Vin5为P型缓冲器13的输入电压信号，来自于N型缓冲器12的输出，Vout5为P型缓冲器13的输出电压信号，Vb2为P型缓冲器13的偏置电压信号；电源电压VDD分两路分别连接晶体管M10、Mll的源极，晶体管MlO的栅极和晶体管Mll的栅极连接并接入偏置电压信号Vb2，晶体管MlO的漏极分别连接晶体管M12的源极和正极输出电压信号Vout5+的输出端，晶体管M12的栅极接入正极输入电压信号Vin+的输入端；晶体管Mll的漏极分别连接晶体管M13的源极和负极输出电压信号Vout5-的输出端，晶体管Ml3的栅极接入负极输入电压信号Vin5-的输入端；晶体管Ml2的漏极和晶体管M13的漏极连接并接入地GND。
[0019]图5为正反馈电路模块15的结构示意图；包括晶体管M14、M15和来自于N型缓冲器12输出端的正、负极输入电压信号Vin2+、Vin2-，以及用于连接预放大器11输出端的正、负极输出电压信号Vout2+、Vout2-;晶体管M14的源极和晶体管M15的源极分别与电源电压相连接，晶体管M14的漏极分别连接晶体管M15的栅极、晶体管M17的栅极、正极输出电压信号Vout2+、开关Phila的一端、开关Phi2a的一端以及晶体管M16的漏极，开关Phila的另一端接入参考电压信号Vref，开关Phi2a的另一端分别连接开关Philc的一端和电容Cl的一端，开关Philc的另一端接入参考电压信号Vref，电容Cl的另一端接入正极输入电压信号Vin2+;晶体管M15的漏极分别连接晶体管M14的栅极、晶体管M16的栅极、负极输出电压信号Vout2_、开关Philb的一端、开关Phi2b的一端和晶体管M17的漏极，开关Philb的另一端接入参考电压信号Vref，开关Phi2b的另一端分别连接开关Phild的一端和电容C2的一端，开关Phild的另一端接入参考电压信号Vref，电容C2的另一端接入负极输入电压信号Vin2-;晶体管M16的源极和晶体管M17的源极连接并连接到晶体管M18的漏极，晶体管M18的栅极连接偏置电压信号Vbl，晶体管M18的源极接地。开关Phila、开关Philb、开关Philc、开关Phild、开关Phi2a、开关Phi2b均为传输门开关。