r>[0020]图6为锁存器14的电路结构示意图，包括晶体管肌9、120121122，锁存器14的正负极输出电压信号Vout3+、Vout3-以及锁存器14的正负极输入电压信号Vin3+、Vin3-，晶体管M19、M20、M21、M22均与电源电压相连接，晶体管M19、M22的栅极分别连接时钟数字信号Vc ;晶体管M19的漏极分别连接晶体管M20的漏极、晶体管M23的漏极、晶体管M21的栅极、晶体管M28的栅极以及与非门NAND2的一个输入端；晶体管M22的漏极分别连接晶体管M21的漏极、晶体管M24的漏极、晶体管M20的栅极、晶体管M27的栅极以及与非门NANDl的一个输入端；晶体管M23的栅极连接正极输入电压信号Vin3+，晶体管M24的栅极连接输入负极电压信号Vin3-;晶体管M23的源极连接晶体管M25的漏极，晶体管M24的源极连接晶体管M26的漏极，晶体管M25的栅极和晶体管M26的栅极连接并接入时钟数字信号Vc，晶体管M25的源极连接晶体管M27的漏极，晶体管M26的源极连接晶体管M28的漏极，晶体管M27源极和晶体管M28的源极连接并接地，负极输出电压信号Vout3-分别连接与非门NANDl的另一输入端以及与非门NAND2的输出端，正极输出电压信号Vout3+分别连接与非门NAND2的另一输入端以及与非门NANDl的输出端。
[0021]本发明提供的上述技术方案中，预放大器11采用二极管负载的差分单级放大器，以保证比较器较大的带宽特性；正反馈电路模块15加在预放大器11的输出上，实现更高的增益，以提高比较器的精度和速度；其次，为防止输出锁死，预放大器11和正反馈电路模块15的输入端均采用开关用以控制输入信号的输入时刻；缓冲级电路模块包括N型缓冲器12和P型缓冲器13，是将正反馈电路模块15输入端的电容与预放大器11电路的输出端进行隔离，N型缓冲器使得输出电平下降一个阈值电压，因此加入P型缓冲器13来提高输出电平；锁存器14的电路采用的是动态锁存结构，在时钟的控制下，可分为复位和比较两个过程，并在输出端加入RS触发器，使输出信号更加稳定。
[0022]以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在获知本发明中记载内容后，在不脱离本发明原理的前提下，还可以对其作出若干同等变换和替代，这些同等变换和替代也应视为属于本发明的保护范围。
【主权项】
1.一种锁存比较器，其特征在于:包括顺次连接的预放大器、缓冲级电路模块和锁存器，缓冲级电路模块包括依次设置的N型缓冲器和P型缓冲器，N型缓冲器的输出端与正反馈电路模块的输入端相连接，正反馈电路模块的输出端与预放大器的输出端并接后接入N型缓冲器的输入端。
2.根据权利要求1所述的锁存比较器，其特征在于:正反馈电路模块包括晶体管M14、M15和来自于N型缓冲器输出端的正、负极输入电压信号Vin2+、Vin2_，以及用于连接预放大器输出端的正、负极输出电压信号Vout2+、Vout2-;晶体管M14的源极和晶体管M15的源极分别与电源电压相连接，晶体管M14的漏极分别连接晶体管M15的栅极、晶体管M17的栅极、正极输出电压信号Vout2+、开关Phila的一端、开关Phi2a的一端以及晶体管M16的漏极，开关PhiIa的另一端接入参考电压信号Vref，开关Phi2a的另一端分别连接开关PhiIc的一端和电容Cl的一端，开关PhiIc的另一端接入参考电压信号Vref，电容Cl的另一端接入正极输入电压信号Vin2+ ;晶体管M15的漏极分别连接晶体管M14的栅极、晶体管M16的栅极、负极输出电压信号Vout2-、开关Philb的一端、开关Phi2b的一端和晶体管M17的漏极，开关Philb的另一端接入参考电压信号Vref，开关Phi2b的另一端分别连接开关Phild的一端和电容C2的一端，开关PhiId的另一端接入参考电压信号Vref，电容C2的另一端接入负极输入电压信号Vin2-;晶体管M16的源极和晶体管M17的源极连接并连接到晶体管M18的漏极，晶体管M18的栅极连接偏置电压信号Vbl，晶体管M18的源极接地。
3.根据权利要求1或2所述的锁存比较器，其特征在于:预放大器采用二极管负载的差分单级放大器。
4.根据权利要求3所述的锁存比较器，其特征在于:预放大器包括晶体管Ml、M2，预放大器的正负极输入信号Vinl+、Vinl-以及预放大器的正负极输出信号Voutl+、Voutl-,晶体管Ml、M2的源极分别连接电压电源，晶体管Ml的栅极与漏极短接并连接负极输出信号Voutl-和晶体管M3的漏极，晶体管M3的栅极分别连接开关Phill的一端和开关Phi21的一端，开关Phill的另一端接入电压信号Vref，开关Phi21的另一端接入正极输入信号Vinl+ ;晶体管M2的栅极与漏极短接，并连接正极输出信号Voutl+和晶体管M4的漏极，晶体管M4的栅极分别连接开关Phi 12的一端和开关Phi22的一端，开关Phi 12的另一端接入电压信号Vref，开关Phi22的另一端接入负极输入信号Vinl-;晶体管M3、M4的源极连接并连接晶体管M5的漏极，晶体管M5的栅极连接偏置电压信号Vbl，晶体管M5的源极连接地。
5.根据权利要求1或2所述的锁存比较器，其特征在于:锁存器包括晶体管M19、M20、M21、M22，锁存器的正负极输出电压信号Vout3+、Vout3-以及锁存器的正负极输入电压信号Vin3+、Vin3-，晶体管M19、M20、M21、M22均与电源电压相连接，晶体管M19、M22的栅极分别连接时钟数字信号Vc ;晶体管M19的漏极分别连接晶体管M20的漏极、晶体管M23的漏极、晶体管M21的栅极、晶体管M28的栅极以及与非门NAND2的一个输入端；晶体管M22的漏极分别连接晶体管M21的漏极、晶体管M24的漏极、晶体管M20的栅极、晶体管M27的栅极以及与非门NANDl的一个输入端；晶体管M23的栅极连接正极输入电压信号Vin3+，晶体管M24的栅极连接输入负极电压信号Vin3-;晶体管M23的源极连接晶体管M25的漏极，晶体管M24的源极连接晶体管M26的漏极，晶体管M25的栅极和晶体管M26的栅极连接并接入时钟数字信号Vc，晶体管M25的源极连接晶体管M27的漏极，晶体管M26的源极连接晶体管M28的漏极，晶体管M27源极和晶体管M28的源极连接并接地，负极输出电压信号Vout3_分别连接与非门NANDl的另一输入端以及与非门NAND2的输出端，正极输出电压信号Vout3+分别连接与非门NAND2的另一输入端以及与非门NANDl的输出端。
【专利摘要】本发明涉及一种锁存比较器，包括顺次连接的预放大器、缓冲级电路模块和锁存器，缓冲级电路模块包括依次设置的N型缓冲器和P型缓冲器，N型缓冲器的输出端与正反馈电路模块的输入端相连接，正反馈电路模块的输出端与预放大器的输出端并接后接入N型缓冲器的输入端。上述技术方案中，预放大器保证比较器较大的带宽特性，正反馈电路模块加在预放大器的输出上，实现更高的增益，以提高比较器的精度和速度。
【IPC分类】H03K5-22
【公开号】CN104868886
【申请号】CN201510205650
【发明人】朱樟明, 李迪, 杨银堂
【申请人】西安电子科技大学
【公开日】2015年8月26日
【申请日】2015年4月27日