技术特征：
1.一种面向跨芯片互连的lvds并行数据自动校准电路，其特征在于，包括上游裸芯发送端和下游裸芯接收端；上游裸芯发送端包括第一数据隔离器和自检数据生成器；下游裸芯接收端包括第二数据隔离器、自检数据检测器和通道延时调整器；自检数据生成器，用于在校准状态下为每个通道生成确定格式的自检数据，即自检并行数据；自检数据检测器，用于在需要进行校准时生成校准使能信号并发送至上游裸芯发送端；在校准状态下将一段时间内接收到的有效的自检并行数据与已知的自检数据进行比较，获取通道的对齐信息并提交给通道延时调整器；在校准完成后生成校准完成信号并发送至上游裸芯发送端；通道延时调整器，用于根据通道的对齐信息对时钟通道和数据通道的延时做出相应调整；第一数据隔离器，用于在校准状态下阻止上游裸芯片内数据包流向片间链路；第二数据隔离器，用于在校准状态下阻止自检数据流入下游裸芯片内。2.根据权利要求1所述的面向跨芯片互连的lvds并行数据自动校准电路，其特征在于，在各通道调整的延时稳定后，再次通过自检数据检测器接收一段时间的自检数据，获取通道的对齐信息，若仍有数据通道未对齐，则继续通过通道延时调整器调整时钟通道或数据通道的延时。3.根据权利要求1所述的面向跨芯片互连的lvds并行数据自动校准电路，其特征在于，上游裸芯发送端的内部信号包括：本地时钟输出以及产生自检数据的时钟、片内输出数据、片内输出数据有效指示、下游裸芯输入通道空闲指示、自检数据输出、自检数据有效指示输出、校准使能信号，以及校准结束信号；上游裸芯发送端处的lvds接口用于：发送时钟、发送片内输出数据或自检数据、发送片内输出数据有效指示信号或自检数据、发送自检数据有效指示信号、接收下游裸芯输入通道空闲指示信号、接收校准使能信号，以及接收校准完成信号；下游裸芯接收端的内部信号包括：外部时钟输入以及采样自检数据的时钟、片间输入数据、片间输入数据有效指示、本地输入通道空闲指示、自检数据输入、自检数据有效指示输入、校准使能信号、校准结束信号、校准成功信号、校准失败信号，以及通道对齐指示；下游裸芯接收端处的lvds接口用于：接收时钟、接收片间输入数据、接收片间输入数据有效指示信号或自检数据、接收自检数据有效指示信号、发送本地输入通道空闲指示信号、发送校准使能信号，以及发送校准完成信号。4.一种面向跨芯片互连的lvds并行数据自动校准方法，其特征在于，包括权利要求1～3任一所述的面向跨芯片互连的lvds并行数据自动校准系统，还包括以下步骤：s1、将下游裸芯接收端的校准使能信号置1，并将校准使能信号发送至上游裸芯发送端；s2、判断上游裸芯发送端处收到的校准使能信号是否为高，若是则进入步骤s3；否则重复当前步骤；s3、使上游裸芯发送端进入校准状态，阻止上游裸芯片内数据包流向片间链路，产生确定格式的自检数据，同时拉高自检数据有效信号；s4、判断下游裸芯接收端处收到的自检数据有效信号是否为高，若是则进入步骤s5；否
则不做处理；s5、使下游裸芯接收端进入校准状态，接收自检数据并阻止自检数据流入下游裸芯片内；s6、将一段时间内接收到的有效的自检并行数据与已知的自检数据进行比较，获取通道的对齐信息并提交给通道延时调整器；s7、根据通道的对齐信息对时钟通道和数据通道的延时做出相应调整；s8、生成校准完成信号并发送至上游裸芯发送端；s9、通过上游裸芯发送端停止产生自检数据，将自检数据有效信号置0并发送至下游裸芯接收端，允许上游裸芯中的片内数据包流向片间链路；s10、判断下游裸芯接收端检测到自检数据有效信号是否为低，若是则允许下游裸芯中的片间数据流向片内，完成自动校准；否则继续阻止下游裸芯中的片间数据流向片内。5.根据权利要求4所述的面向跨芯片互连的lvds并行数据自动校准方法，其特征在于，步骤s3中产生确定格式的自检数据的具体方法为：将0和1交替赋值给自检数据的每一位，即让第1～m条lvds通道均交替传输信号0和信号1。6.根据权利要求5所述的面向跨芯片互连的lvds并行数据自动校准方法，其特征在于，步骤s6的具体方法包括以下子步骤：s6-1、持续接收有效的自检并行数据，使每个数据通道的有效自检数据采样至少256次；s6-2、获取每个数据通道的错误采样次数：对于每个数据通道，将本次采样数据与上一次采样数据做位同或，若同或结果出现一次1，则判定采样错误1次；s6-3、判断一个数据通道在至少256次采样中的错误采样次数是否超过设定值，若是则判定该数据通道未与时钟通道对齐；否则判定该数据通道与时钟通道为对齐状态。7.根据权利要求6所述的面向跨芯片互连的lvds并行数据自动校准方法，其特征在于，步骤s7的具体方法包括以下子步骤：s7-1、根据通道的对齐信息判断是否所有通道都处于对齐状态，若是则进入步骤s8；否则进入步骤s7-2；s7-2、通过调整时钟通道的延时系数获取一个使大于设定数量的数据通道都被正确采样的时钟通道的延时系数；s7-3、分别调整各数据通道延时系数，判断在当前时钟通道的延时系数下是否能实现所有数据通道均被正确采样，若是则将校准成功信号calib_good置1，进入步骤s8；否则进入步骤s7-4；s7-34、判断是否已遍历完所有的通道延时组合，若是则将校准失败信号calib_fail置1，进入步骤s8；否则调整时钟通道的延时系数，返回步骤s7-3。8.根据权利要求6所述的面向跨芯片互连的lvds并行数据自动校准方法，其特征在于，步骤s6-3中的设定值为2。
技术总结
本发明公开了一种面向跨芯片互连的LVDS并行数据自动校准电路及方法，包括上游裸芯发送端和下游裸芯接收端；上游裸芯发送端包括第一数据隔离器和自检数据生成器；下游裸芯接收端包括第二数据隔离器、自检数据检测器和通道延时调整器；本发明可以自行生成可以突显时序差异问题的检测数据，可以自行根据自检数据采样结果准确的判断各通道对齐状况，再自行按照合适的算法去调整时钟和各数据通道的延时。除此之外，在校准过程中本发明可以主动暂停正常数据包的跨片传输，避免上游裸芯中待跨片传输数据包的丢失或者自检数据流入下游裸芯片内网络影响其正常运行。以上整个过程均不需要人为干预，全由硬件电路自身完成检测并修复，节省了人力。省了人力。省了人力。
技术研发人员：黄乐天 魏敬和 华松逸 何甜 陈颖芃 张正 何健
受保护的技术使用者：中国电子科技集团公司第五十八研究所
技术研发日：2022.11.18
技术公布日：2023/3/14