质量，同时节约了系统功耗。
【附图说明】
[0024]图1为典型的CMOS图像传感器读出电路；
[0025]图2为电荷分孚效应不意图；
[0026]图3为kick-back效应不意图；
[0027]图4为本发明提出的列缓冲电路结构；
[0028]图5为本发明提出的列缓冲控制时序；
[0029]图6为列缓冲器不同阶段的连接关系；
[0030]图7为从a阶段到b阶段、再到c阶段运算放大器负向输入端电压的变化；
[0031]图8为三种不同结构的运算放大器。
[0032]其中，图1至图3中，20、CM0S有源像素，21、可编程增益放大器，22、列缓冲器，23、输出缓冲器；30、可编程增益放大器，31、开关，32、开关，33、开关，34、开关，35、采样电容，36、采样电容，37、电容，38、38'、缓冲器，39、39'、开关，40、采样电容，41、栅漏交叠电容，42、
栅源交叠电容。
[0033]图4至图6中，10、运算放大器，11、列选通开关，12、反馈开关，13、第一积分信号选通开关，15、第二积分信号选通开关，14、第一参考信号选通开关，16第二参考信号选通开关，18、第一积分信号米样开关，19、第二积分信号米样开关，第一参考信号米样开关17，100第二参考信号采样开关，101、参考信号采样保持电容，102、积分信号采样保持电容。
【具体实施方式】
[0034]以下结合附图对本发明的实施及工作原理做进一步详细说明:
[0035]如图1所示为典型的CMOS图像传感器读出电路，包括可编程增益放大器21，列缓冲器22和输出缓冲器23，为了便于问题的分析说明，图中还示出了 CMOS有源像素20。在进行图像拍摄时，像素首先输出复位信号，而后再输出曝光信号，二者经可编程增益放大器21的相关双采样和放大后，被采样并存储于22中电容Cs上，同时，可编程增益放大器(PGA) 21的输出参考信号被采样并存储于22中电容Ck上。对于滚筒曝光和全局曝光，每行像素的上述处理过程均为并行的。而对于模拟读出方式的传感器，由于端口数目的限制，不可能每列分配一个PAD，而是若干列共用一个PAD，因此在完成上述采样后，这些列的数据需要逐列依次读出。每列列缓冲器需要输出两个信号，积分信号和参考信号，以供后级电路作差以消除列固定模式噪声(FPN)，由于列缓冲是逐列依次输出数据，因此为了节约系统功耗，在本列选通前或数据输出后列缓冲器均处于休眠模式。
[0036]如图4至图5所示，本发明一种CMOS图像传感器列缓冲器信号完整性优化电路及控制时序。列缓冲器包括运算放大器10，列选通开关11，反馈开关12，积分信号选通开关13和15，参考信号选通开关14和16，积分信号米样开关18和19，参考信号米样开关17和100，参考信号采样保持电容101，积分信号采样保持电容102。列缓冲器中开关17和18短接的一端连接至图1中21的输出端。在读取某列数据时，该列缓冲器需提前一个时钟周期进入使能状态，且将运算放大器10连接为单位增益形式，以建立运算放大器10工作点，对应于图中时序的a阶段，而后列选通开关接通，期间积分信号选通开关和参考信号选通开关依次接通，分别输出积分信号和参考信号，分别对应图中时序的b和c阶段。
[0037]列缓冲器需要反馈开关12两端分别接运算放大器10输出端和负向输入端，反馈开关12的控制信号和列选通开关11的控制信号相反，使得某列运算放大器10在建立工作点时，该列缓冲与其他列缓冲隔离，不影响其他列的正常工作，而在选通本列时，选通开关11接通，反馈开关12断开，以正常输出积分信号和参考信号。
[0038]列缓冲器需要积分信号选通开关13和15，开关13两端分别接运算放大器10输出端和积分信号米样电容102的上极板，开关15两端分别接运算放大器10负输入端和积分信号采样电容102的下极板。在输出积分信号时，两开关接通，积分信号采样电容102跨接到运算放大器10负向输入端和输出端，积分信号采样开关19断开，以隔离共模电平VCM和运算放大器10负向输入端。
[0039]列缓冲器需要参考信号选通开关14和16，开关14两端分别接运算放大器10输出端和参考信号采样电容101的上极板，开关16两端分别接运算放大器10负输入端和参考信号采样电容101的下极板。在输出参考信号时，两开关接通，参考信号采样电容101跨接到运算放大器10负向输入端和输出端，同时，参考信号采样开关100断开，以隔离共模电平VCM和运算放大器10负向输入端。
[0040]列缓冲器参考信号采样保持电容101上极板通过参考信号采样开关17连接至前级PGA输出端，积分信号采样保持电容102通过积分信号采样开关18连接至前级PGA输出端，参考信号采样开关17和积分信号采样开关18的控制时序受前级PGA约束。
[0041]列缓冲器需要适当的共模电平VCM使得运算放大器10工作在合理的电压范围。
[0042]在采样阶段，开关17、18、19和100接通，电容101和102分别完成对参考信号和积分信号的采样，采样完成后开关17和18断开，而开关19和100仍处于接通状态，因此电容处于对采样信号的保持状态，上述处理过程各列并行完成。
[0043]每列进行数据输出时，列缓冲器都需要经历三个阶段工作过程，即图5中时序的a、b、c阶段，每个阶段对应的电路连接状态如图6(a) (b) (C)所示。在a阶段，运算放大器10被使能，开关12仍处于接通状态，运算放大器10在本身的负反馈作用下，将负向输入端电压拉至共模电压VCM，完成运算放大器10工作点的建立。此时运算放大器10输出端电压也为VCM，而选通开关11处于断开状态，将本列运算放大器1和列总线隔离开来，故本列列缓冲输出的共模电平VCM不影响其他列数据的正常输出。当SW有效时，本列被选通，在选通阶段的前半部分时间，即b阶段，采样电容102下极板与参考电平断开，上下极分别连接至运算放大器10输出端和负向输入端，如图6(b)所示。由于采样电容102在跨接到运算放大器10前后两端没有充/放电回路，因此其两端电压保持不变，运算放大器10负向输入端电压在其本身反馈作用下被强制拉至VCM，而电容102下极板电容也为VCM，因此此时列缓冲器输出电压等于电容102上极板采样到的积分信号，且由于运算放大器10负向输入端电压在a、b阶段均为VCM，其寄生电容上的电荷量没有发生变化，故不会导致与电容102之间发生电荷分享。在选通阶段的后半部分时间，即c阶段，采样电容101下极板与参考电平断开，上下极分别连接至运算放大器10输出端和负向输入端，如图6(c)所示。由于采样电容101在跨接到运算放大器10前后没有充/放电回路，因此其两端电压保持不变，运算放大器10负向输入端电压在其本身反馈作用下被强制拉至VCM，而电容101下极板电容也为VCM，因此此时列缓冲器输出电压等于电容101上极板采样到的参考信号，且由于运算放大器10负向输入端电压在b、c阶段均为VCM，其寄生电容上的电荷量没有发生变化，故不会导致与电容101之间发生电荷分享。
[0044]图7为从a阶段到b阶段、再到c阶段运算放大器10负向输入端电压的变化，其中tl对应SI的上升沿，t2对应S2的上升沿。可以看出，实际上在不同阶段的切换过程中，运算放大器10负向输入端电压会发生短暂的变化，导致栅寄生电容上电荷量发生了变化，引起栅寄生电容和采样电容间其实存在