Cmos反相器的制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别涉及一种CMOS反相器。
【背景技术】
[0002]CMOS反相器是由两种彼此互补的PMOS与NMOS所组成的另一种半导体基本元件，反相器是可以将输入信号的相位反转180度，被广泛应用于模拟电路中。
[0003]请参考图1，为CMOS反相器的电路结构示意图。
[0004]CMOS反相器由一个沟道增强型NMOS管10和一个沟道增强型PMOS管20串联组成。所述NMOS管10与PMOS管20的栅极连接，作为反相器的输入端11 ;所述NMOS管10的漏极与PMOS管20的漏极连接，作为反相器的输出端12 ;所述NMOS管的源极接低电位端或接地；所述PMOS管的源极连接高电位Vdd。
[0005]请参考图2，为芯片中CMOS反相器的结构示意图。
[0006]所述CMOS反相器中沟道增强型NMOS管10和沟道增强型PMOS管20具有连续的栅极30，在所述栅极30两侧的源极和漏极上形成有多个金属插塞40，以降低源极和漏极的连接电阻。
[0007]由于电子在硅衬底中的迁移速率大于空穴在硅衬底中的迁移速率，所以导致NMOS晶体管10中的电流密度大于PMOS晶体管20中的电流密度，为了使NMOS晶体管10的饱和电流与PMOS晶体管20的饱和电流相同以获得较佳的反相器性能，所述CMOS反相器中，PMOS晶体管的沟道区域长度大于NMOS晶体管的沟道区域长度。
[0008]但是现有的CMOS反相器的延迟时间较长，影响CMOS反相器的性能。
【发明内容】
[0009]本发明解决的问题是提供一种CMOS反相器，降低CMOS反相器的延迟时间，提高CMOS反相器的性能。
[0010]为解决上述问题，本发明提供一种CMOS反相器，包括:NM0S晶体管，所述NMOS晶体管包括:第一有源区、、包围所述第一有源区的第一隔离结构、第一栅极结构，所述第一栅极结构由若干平行排列的第一部分和与所述第一部分的垂直相连的第二部分组成，所述第二部分和第一部分的首尾顺次连接形成单向连续的第一栅极结构，所述第一栅极结构的第一部分横跨在第一有源区表面；PM0S晶体管，所述PMOS晶体管包括:第二有源区，包围所述第二有源区的第二隔离结构、位于第二有源区表面的第二栅极结构，所述第二栅极结构的一端与NMOS晶体管的第一栅极结构的一端连接。
[0011]可选的，所述NMOS晶体管的第一栅极结构的第二部分位于第一隔离结构表面，所述第一栅极结构的第一部分的两端位于第一隔离结构表面。
[0012]可选的，所述NMOS晶体管还包括:与所述第一栅极结构连接的第一连接结构；位于所述第一有源区和第一连接结构上的第一金属互连结构。
[0013]可选的，第一隔离结构与第一有源区的边界中，具有与第一部分的延伸方向平行的部分边界，所述部分边界和第一部分之间的距离作为第一部分与第一隔离结构之间的横向距离，相邻第一部分之间的间距小于第一部分与第一隔离结构之间的最小横向距离。
[0014]可选的，所述PMOS晶体管的第二栅极结构为长条形。
[0015]可选的，所述PMOS晶体管还包括:与所述第二栅极结构连接的第二连接结构；位于所述第二有源区上的第二金属互连结构。
[0016]可选的，所述第二隔离结构与第二有源区的边界中，具有与第二栅极结构的延伸方向平行的部分边界，所述部分边界和第二栅极结构之间的距离作为第二栅极结构与第二隔离结构之间的横向距离，第二栅极结构与第二隔离结构之间的横向距离小于第一栅极结构的第一部分与第一隔离结构之间的最小横向距离。
[0017]可选的，所述第二隔离区表面形成有连接第二有源区的连接层。
[0018]可选的，所述第二金属互连结构部分位于第二有源区表面，部分位于连接层表面。
[0019]可选的，所述连接层的材料为多晶硅。
[0020]可选的，所述NMOS晶体管的沟道区域长度小于PMOS晶体管的沟道区域长度。
[0021]可选的，所述NMOS晶体管的沟道区域长度与PMOS晶体管的沟道区域长度之比为1:3 ?2:3。
[0022]可选的，所述第一隔离结构和第二隔离结构为浅沟槽隔离结构。
[0023]与现有技术相比，本发明的技术方案具有以下优点:
[0024]本发明的技术方案中，CMOS反相器中的NMOS晶体管的第一栅极结构有若干平行排列的第一部分和与所述第一部分垂直相邻的第二部分组成，所述第二部分和第二部分的首尾顺次连接形成单向连续的第一栅极结构。其中，第一隔离结构与第一有源区的边界中，具有与第一部分的延伸方向平行的部分边界，所述部分边界与第一栅极结构之间的距离作为第一栅极结构与第一隔离结构之间的横向距离，在所述平行排列的第一部分中，距离所述部分边界最近的第一部分与第一隔离结构之间具有最小横向距离，其他位置处的第一部分与第一隔离结构之间的横向距离均大于所述最小横向距离，所以，与现有的NMOS晶体管相比，本发明的技术方案中的NMOS晶体管，增大了第一栅极结构与第一隔离结构之间的平均横向距离；由于NMOS晶体管的饱和电流密度随所述第一部分与第一隔离结构之间的横向距离的增大而增大，所以，本发明技术方案中的NMOS晶体管的饱和电流密度得到提高，可以降低所述NMOS晶体管的延迟时间，提高CMOS反相器的性能。并且，由于所述第一栅极结构采用所述折叠结构，第一栅极结构相邻的第一部分两侧的源极和漏极可以互相共用，从而在保持沟道区域长度不变的情况下，可以减少所述第一栅极结构两侧的第一有源区的面积，从而降低NMOS晶体管的寄生电容，进而降低延迟时间，提高CMOS反相器的性能。
[0025]进一步的，所述CMOS反相器中的PMOS晶体管的第二栅极结构与第二隔离结构的横向距离小于所述NMOS晶体管的第一栅极结构的第一部分与第一隔离结构的最小横向距离，降低了 PMOS晶体管的第二栅极结构与第二隔离结构之间的横向距离。由于PMOS晶体管的饱和电流密度随第二栅极结构与第二隔离结构之间的横向距离的减小而增大，所以降低PMOS晶体管的第二栅极结构与第二隔离结构之间的横向距离，能够提高PMOS晶体管的饱和电流密度，从而提高PMOS晶体管的饱和电流；降低PMOS晶体管的第二栅极结构与第二隔离结构之间的横向距离，还能够降低第二栅极结构两侧的有源区的面积，降低PMOS晶体管的寄生电容，从而降低PMOS晶体管的延迟时间，提高CMOS晶体管的性能。
[0026]进一步的，与现有技术相比，本发明技术方案中的CMOS反相器的NMOS晶体管的第一栅极结构两侧的第一有源区的面积下降，PMOS晶体管的第二栅极结构两侧的第二有源区的面积下降，使得最终形成的CMOS反相器的面积减小，有利于提高半导体芯片的集成度。
【附图说明】
[0027]图1是本发明的现有技术的CMOS反相器的电路结构示意图；
[0028]图2是本发明的现有技术的CMOS反相器的结构示意图；
[0029]图3为NMOS晶体管的饱和电流密度、栅极结构与隔离结构之间的横向距离之间的关系图；
[0030]图4为PMOS晶体管的饱和电流密度、栅极结构与隔离结构之间的横向距离之间的关系图；
[0031]图5为本发明的实施例的CMOS反相器的NMOS晶体管的结构示意图；
[0032]图6为本发明的现有技术中CMOS反相器的NMOS晶体管的结构示意图；
[0033]图7为本发明的实施例的CMOS反相器的PMOS晶体管的结构示意图；
[0034]图8为本发明的现有技术中CMOS反相器的PMOS晶体管的结构示意图；
[0035]图9为本发明的实施例的CMOS反相器的结构示意图；
[0036]图10为本发明的现有技术的CMOS反相器的结构示意图。
【具体实施方式】
[0037]如【背景技术】中所述，现有技术中的反相器的延迟时间较长，影响CMOS反相器的性倉泛。
[0038]由于CMOS反相器的延迟时间τ= (CXVdd)/ (2XIsat)，其中，C为半导体器件的寄生电容，Vdd为电源电压，Isat为饱和电流，从上述延迟时间τ的表达式中可以看出，降低寄生电容C以及提高饱和电流Isat均可以降低半导体器件的延迟时间，而由于寄生电容C和饱和电流Isat都是有半导体器件的结构设计所决定的，所以，通过改变CMOS反相器的结构可以实现降低延迟时间的目的。
[0039]晶体管包括有源区、包围有源区的隔离结构和位于有源区上的栅极结构。所述有源区和隔离结构之间具有平行于栅极结构延伸方向的部分边界，所述栅极结构与所述部分边界之间的距离为栅极结构与隔离结构之间的横向距离。研究发现，晶体管的栅极结构与其两侧的隔离结构的横向距离会影响晶体管的饱和电流大小，而现有技术中，CMOS反相器的NMOS晶体管和PMOS晶体管中的栅极结构与其两侧的隔离结构的横向距离相等。
[0040]请参考图3，图3为发明人通过多次实验测试获得的NMOS晶体管的饱和电流密度、栅极结构与隔离结构之间的横向距离SA之间的关系图。
[0041]所述测试过程中，在不改变栅极结构长度及晶体管的形成工艺的前提下，仅改变所述栅极结构与隔离结构之间的横向距离，对具有不同的横向距离SA的NMOS晶体管进行测试获得不同的饱和电流密度。
[0042]由图3可以看出，所述NMOS晶体管的饱和电流密度随所述横向距离SA的增大而增大。所述饱和电流密度是指单位长度的饱和电流大小，并且，本发明的实施例中所提高的饱和电流密度，都是指单位长度的饱和电流大小。
[0043]请