晶体管的沟道区域。所述PMOS晶体管的沟道区域的长度为Wp2，所述PMOS晶体管的沟道区域长度大于NMOS晶体管的沟道区域长度，所述PMOS晶体管的沟道区域长度与NMOS晶体管的沟道区域长度之比可以为1:3?2:3。本实施例中，所述PMOS晶体管的沟道区域长度与NMOS晶体管的沟道区域长度之比为2:3。第二栅极结构220与第二隔离结构210之间的横向距离为SAp2，所述横向距离是指垂直于第二栅极220的延伸方向的距离。
[0075]本实施例中，所述第二栅极结构220与第二隔离结构210之间的横向距离为SAp2小于NMOS晶体管中，第一栅极结构120 (请参考图5)的第一部分121 (请参考图5)与第一隔离结构110之间的最小横向距离为SAn2。
[0076]现有的CMOS反相器中，PMOS晶体管的栅极结构与隔离结构之间的横向距离，与NMOS晶体管的栅极结构与隔离结构之间的横向距离相同。所以，与现有技术相比，本实施例中，降低了所述第二栅极结构220与第二隔离结构210之间的横向距离为SAp2，从而可以提高所述PMOS晶体管的饱和电流密度(请参考图4)，从而提高PMOS晶体管的饱和电流，降低PMOS晶体管的延迟时间，提高CMOS反相器的性能。
[0077]并且，本实施例中，降低了所述第二栅极结构220与第二隔离结构210之间的横向距离为SAp2，使得第二栅极结构220两侧的第二有源区面积减小，从而可以降低所述PMOS晶体管中寄生电容，降低PMOS晶体管的延迟时间，从而进一步提闻CMOS反相器的性能。
[0078]本实施例中，所述PMOS晶体管的沟道区域长度为Lp2=Wp2，单位面积的寄生电容密度为Cp，所述寄生电容密度与晶体管的形成工艺相关，采用相同的形成工艺形成的晶体管的寄生电容密度相同。所述PMOS晶体管的寄生电容大小等于寄生电容密度与所述第二栅极结构两侧有源区面积的乘积。具体的，所述PMOS晶体管的第二栅极结构两侧的有源区的面积为Sp2，Sp2=2XSAp2XWp2，所以，所述PMOS晶体管的寄生电容Cp2=2XSAp2XWp2XCp。
[0079]而对比现有的CMOS反相器中的PMOS结构(请参考图8 )，现有PMOS结构中的栅极结构与隔离结构之间的距离为SApl，有源区的长度为Wpl，所述有源区长度即为PMOS晶体管的沟道区域长度，与本实施例中的PMOS晶体管的沟道区域长度相同，即Wpl=Wp2。现有NMOS晶体管与本实施例中的NMOS晶体管采用相同的工艺形成，所以与本实施例中的晶体管具有相同的寄生电容密度Cp，现有结构的栅极结构两侧的有源区的面积为Spl，Spl=2XSAplXWpl，所以，现有结构的PMOS晶体管的寄生电容为Cpl，Cpl=2XSAplXffplXCp0 由于 Wpl=Wp2，所以，Cpl=2X SApl XWpl XCp=2X SApl XWp2XCp。
[0080]本实施例中，SApl>SAp2，所以Cpl>Cp2，即本实施例中的PMOS晶体管的寄生电容小于相同沟道长度的现有技术中PMOS晶体管的寄生电容。
[0081]具体的，本实施例中，SAp2=0.13um, SApl=0.33um, ffpl=6um, Wp2=ffpl=6um,从而，Cp2=2XSAp2Xffp2XCp=l.56um2XCp, Cp 1=2 X SApl Xffpl X Cp=3.96um2XCp,所以Cp2=39.4%Cpl，与现有技术相比，寄生电容有了大幅的下降，进而大幅减小了 PMOS晶体管的延迟时间τ。
[0082]本实施例中，所述PMOS晶体管的饱和电流为Ιρ2，而同样沟道区域长度的现有技术中的PMOS晶体管的饱和电流为Ip I，可以从图4中的图中判断出，Ip2 ^ 105%Ιρ I。所以，本实施例中的NMOS晶体管的延迟时间τ Ρ2?37.5 τ pi。
[0083]所以，采用本实施例中的PMOS晶体管的结构，可以降低栅极结构两侧的有源区的面积，从而降低PMOS晶体管的寄生电容，并且同时可以提闻PMOS晶体管的饱和电流，从而降低所述PMOS晶体管的延迟时间，提高PMOS晶体管的性能，从而降低CMOS反相器的延迟时间，提高CMOS反相器的性能。
[0084]请参考图9,为CMOS反相器的结构示意图。
[0085]本实施例中，所述CMOS反相器的NMOS与PMOS的沟道区域长度的比值为4/6。所述CMOS反相器占用的芯片面积为A2，所述A2=X2X Y2/2。
[0086]请参考图10，为现有技术中形成的CMOS反相器的结构示意图。
[0087]所述CMOS反相器中的NMOS晶体管和PMOS晶体管具有相同的沟道区域长度。
[0088]所述CMOS反相器中所占用的面积为Al，Al=Xl X Y1/2。
[0089]由于本实施例中的CMOS反相器中的NMOS晶体管和PMOS晶体管的有源区面积均小于现有的CMOS反相器结构中相应的有源区面积，所以，本实施例中CMOS反相器面积也有一定程度的缩小，本实施例中，A2=77.1%A2。
[0090]综上所述，本发明的实施例中的CMOS反相器可以在不增大反相器面积的前提下，降低CMOS反相器的寄生电容，提高CMOS反相器的饱和电流，从而降低CMOS反相器的延迟时间，提高CMOS反相器的性能。
[0091]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种CMOS反相器,其特征在于,包括: NMOS晶体管，所述NMOS晶体管包括:第一有源区、包围所述第一有源区的第一隔离结构、第一栅极结构，所述第一栅极结构由若干平行排列的第一部分和与所述第一部分垂直相连的第二部分组成，所述第二部分和第一部分的首尾顺次连接形成单向连续的第一栅极结构，所述第一栅极结构的第一部分横跨在第一有源区表面； PMOS晶体管，所述PMOS晶体管包括:第二有源区，包围所述第二有源区的第二隔离结构、位于第二有源区表面的第二栅极结构，所述第二栅极结构的一端与NMOS晶体管的第一栅极结构的一端连接。
2.根据权利要求1所述的CMOS反相器，其特征在于，所述NMOS晶体管的第一栅极结构的第二部分位于第一隔离结构表面，所述第一栅极结构的第一部分的两端位于第一隔离结构表面。
3.根据权利要求1所述的CMOS反相器，其特征在于，所述NMOS晶体管还包括:与所述第一栅极结构连接的第一连接结构；位于所述第一有源区和第一连接结构上的第一金属互连结构。
4.根据权利要求1所述的CMOS反相器，其特征在于，第一隔离结构与第一有源区的边界中，具有与第一部分的延伸方向平行的部分边界，所述部分边界和第一部分之间的距离作为第一部分与第一隔离结构之间的横向距离，相邻第一部分之间的间距小于第一部分与第一隔离结构之间的最小横向距离。
5.根据权利要求1所述的CMOS反相器，其特征在于，所述PMOS晶体管的第二栅极结构为长条形。
6.根据权利要求5所述的CMOS反相器，其特征在于，所述PMOS晶体管还包括:与所述第二栅极结构连接的第二连接结构；位于所述第二有源区上的第二金属互连结构。
7.根据权利要求5所述的CMOS反相器，其特征在于，所述第二隔离结构与第二有源区的边界中，具有与第二栅极结构的延伸方向平行的部分边界，所述部分边界和第二栅极结构之间的距离作为第二栅极结构与第二隔离结构之间的横向距离，第二栅极结构与第二隔离结构之间的横向距离小于第一栅极结构的第一部分与第一隔离结构之间的最小横向距离。
8.根据权利要求5所述的CMOS反相器，其特征在于，所述第二隔离区表面形成有连接第二有源区的连接层。
9.根据权利要求8所述的CMOS反相器，其特征在于，所述第二金属互连结构部分位于第二有源区表面，部分位于连接层表面。
10.根据权利要求8所述的CMOS反相器，其特征在于，所述连接层的材料为多晶硅。
11.根据权利要求1所述的CMOS反相器，其特征在于，所述NMOS晶体管的沟道区域长度小于PMOS晶体管的沟道区域长度。
12.根据权利要求1所述的CMOS反相器，其特征在于，所述NMOS晶体管的沟道区域长度与PMOS晶体管的沟道区域长度之比为1:3?2:3。
13.根据权利要求5所述的CMOS反相器，其特征在于，所述第一隔离结构为浅沟槽隔离结构，所述第二隔离结构为浅沟槽隔离结构。
【专利摘要】一种CMOS反相器，所述CMOS反相器包括：NMOS晶体管，所述NMOS晶体管包括：第一有源区、包围所述第一有源区的第一隔离结构、第一栅极结构，所述第一栅极结构包括若干平行排列的第一部分和与所述第一部分垂直相连的第二部分，所述第二部分和第一部分的首尾顺次连接形成单向连续的第一栅极结构，所述第一栅极结构的第一部分横跨在第一有源区表面；PMOS晶体管，所述PMOS晶体管包括：第二有源区，包围所述第二有源区的第二隔离结构、位于第二有源区表面的第二栅极结构，所述第二栅极结构的一端与NMOS晶体管的第一栅极结构的一端连接。所述CMOS反相器的延迟时间较短。
【IPC分类】H01L27-092
【公开号】CN104733458
【申请号】CN201310713406
【发明人】林爱梅, 吕瑞霖, 王鹢奇
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年6月24日
【申请日】2013年12月20日
【公告号】US20150179647