的部分的顶部可以设置在外延层200的其他部分的顶部之上的水平处。因此，夕卜延层200在第一方向上的中央部分的顶表面可以设置在外延层200的边缘部分的顶表面的水平之下的水平处。
[0043]也就是，外延层200可以不完全填充凹陷180。因此，外延层200的中央部分的顶表面可以设置在有源鳍105的一部分的顶表面之下的水平处。因此，外延层200的边缘部分的顶表面可以设置在有源鳍105的该部分的顶表面之上的水平处。因此，外延层200的边缘部分可以覆盖栅间隔物160的侧部的下部。
[0044]在根据本发明构思的实施方式中，外延层200可以包括单晶硅或者单晶碳化硅，并可以掺杂有η型杂质，例如磷或砷。
[0045]杂质区240可以形成在有源鳍105的位于外延层200下面的部分处，并可以掺杂有η型杂质，例如磷或砷。在根据本发明构思的实施方式中，杂质区240可以沿第一方向在中央部分具有比在边缘部分大的厚度。如图2所示，杂质区240的中央部分的底部可以设置在其边缘部分的底部之下的水平处。杂质区240的底部的斜面(slope)可以在第一方向上为平坦或相对平缓的，这可以防止或减小结泄漏(junct1n leakage)。
[0046]外延层200和杂质区240可以用作ESD保护器件的源/漏区。栅结构和源/漏区可以形成负沟道金属氧化物半导体(NMOS)晶体管。
[0047]接触插塞330可以穿过第一和第二绝缘中间层270和320形成，并接触外延层200的顶表面。在根据本发明构思的实施方式中，接触插塞330可以穿过外延层200的上部从而充分地接触外延层200。
[0048]在根据本发明构思的实施方式中，接触插塞330可以形成在外延层200上以交叠相对厚的杂质区240的中央部分。因此，即使高电压会经由接触插塞330施加到杂质区240，但是也可以防止或者减小结泄漏。
[0049]也就是，当高电压经由接触插塞330施加到ESD保护器件时，结泄漏可以通过具有平坦的或平缓地倾斜的底部的相对厚的杂质区240而被防止或者减小。
[0050]图6至图28示出根据本发明构思的制造ESD保护器件的方法的实施方式。
[0051]此方法可以用来制造图1至图5中示出的ESD保护器件，但不限于此。
[0052]参照图6和图7，基板100的上部可以被部分地去除以形成沟槽110，隔离层120可以形成为填充沟槽110的下部。
[0053]在形成沟槽110之前，杂质可以被注入到基板100中以形成阱区(未示出)。在根据本发明构思的实施方式中，阱区可以通过注入P型杂质例如硼或铝而形成。
[0054]在根据本发明构思的实施方式中，隔离层120可以通过如下形成:在基板100上形成绝缘层以充分地填充沟槽110、平坦化绝缘层直到基板100的顶表面可以被暴露、以及去除绝缘层的上部以暴露沟槽110的上部。当去除平坦化的绝缘层的上部时，基板100的上部也可以被部分地去除。绝缘层可以由氧化物例如硅氧化物形成。
[0055]由于形成隔离层120，可以在基板100中限定其顶表面被隔离层120覆盖的场区和其顶表面没有被隔离层120覆盖的有源区。有源区可以从隔离层120突出并具有鳍形状从而构成有源鳍105。有源鳍105可以包括下部105b和上部105a，下部105b的侧部被隔离层120覆盖，上部105a的侧部没有被隔离层120覆盖而是从隔离层120向上突出。
[0056]在根据本发明构思的实施方式中，有源鳍105可以在基本上平行于基板100的顶表面的第一方向上延伸，多个有源鳍105可以在基本上平行于基板100的顶表面且相对于第一方向成给定角度的第二方向上彼此间隔开。在示出的实施方式的示例中，第二方向可以与第一方向形成约90度的角度，因此第一方向和第二方向可以基本上彼此垂直。
[0057]在形成有源鳍105之后，杂质可以被注入到基板100中以形成晕区(未示出)。在根据本发明构思的实施方式中，晕区可以通过注入P型杂质例如硼或铝而形成。
[0058]参照图8至图10，多个虚设栅结构可以形成在基板100上。
[0059]虚设栅结构可以通过如下形成:在有源鳍105和隔离层120上顺序地堆叠栅绝缘层、虚设栅电极层和栅掩模层；通过利用光致抗蚀剂图案(未示出)的光刻工艺图案化栅掩模层以形成栅掩模150 ;以及利用栅掩模150作为蚀刻掩模顺序地蚀刻虚设栅电极层和栅绝缘层。因此，虚设栅结构可以形成为包括顺序地堆叠在有源鳍105和隔离层120的在第二方向上与有源鳍105相邻的部分上的栅绝缘层图案130、虚设栅电极140和栅掩模150。
[0060]栅绝缘层可以由氧化物形成，例如硅氧化物；虚设栅电极层可以由例如多晶硅形成，栅掩模层可以由氮化物例如硅氮化物形成。栅绝缘层可以通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等形成。替代地，栅绝缘层可以通过对基板100的上部实施的热氧化工艺而形成。虚设栅电极层和栅掩模层也可以通过CVD工艺、ALD工艺等形成。
[0061]在根据本发明构思的实施方式中，每个虚设栅结构可以形成为在基板100的有源鳍105和隔离层120上在第二方向上延伸，虚设栅结构可以以彼此均匀的间隔在第一方向上形成。
[0062]参照图11和图12，栅间隔物160可以形成在每个虚设栅结构的侧部上，另一间隔物(未示出)也可以形成在每个有源鳍105的侧部上。
[0063]在根据本发明构思的实施方式中，栅间隔物160可以通过在虚设栅结构、有源鳍105和隔离层120上形成间隔物层并各向异性地蚀刻间隔物层而形成。间隔物层可以由氮化物形成，例如娃氮化物或娃氧碳氮化物(silicon oxycarbonitride)。
[0064]在根据本发明构思的实施方式中，栅间隔物160可以形成在每个虚设栅结构在第一方向上的两侧上。
[0065]参照图13至图15，有源鳍105可以利用虚设栅结构和栅间隔物160作为蚀刻掩模被部分地去除以形成凹陷180。
[0066]在根据本发明构思的实施方式中，凹陷180可以通过去除有源鳍105的上部105a和下部105b两者的部分而去除，因此凹陷180的底部可以设置在有源鳍105的下部105b的顶表面之下的水平处。
[0067]替代地，参照图16，凹陷180可以通过仅去除有源鳍105的上部105a的部分而去除，因此凹陷180的底部可以设置在有源鳍105的上部105a的底部之上的水平处。
[0068]在下文，将仅描述其中凹陷180的底部设置在有源鳍105的下部105b的顶表面之下的水平处的情形。
[0069]在根据本发明构思的实施方式中，可以原位地进行用于形成如图11和图12所示的栅间隔物160的各向异性蚀刻工艺和用于形成凹陷180的蚀刻工艺。
[0070]参照图17至图20，外延层200可以形成在有源鳍105的顶表面上以部分地填充凹陷 180。
[0071]在根据本发明构思的实施方式中，可以利用有源鳍105的被凹陷180暴露的部分(即，有源鳍105的下部105b的顶表面和有源鳍105的上部105a的侧表面)作为籽晶来进行第一选择性外延生长(SEG)工艺以形成外延层200。
[0072]SEG工艺可以利用硅源气体例如乙硅烷(Si2H6)进行，从而可以形成单晶硅层。在根据本发明构思的实施方式中，η型杂质源气体(例如，磷化氢(PH3))也可以用于形成掺杂有η型杂质的单晶硅层。替代地，SEG工艺可以不仅利用硅源气体诸如乙硅烷(Si2H6)而且利用碳源气体例如甲基硅烷(SiH3CH3)来进行，以形成单晶碳化硅层。在根据本发明构思的实施方式中，η型杂质源气体(例如，磷化氢(PH3))也可以用于形成掺杂有η型杂质的单晶碳化娃层。
[0073]包括掺杂有η型杂质的单晶硅层或者掺杂有η型杂质的单晶碳化硅层的外延层200可以不仅在垂直方向上生长而且在水平方向上生长，因此外延层200的上部可以形成为在第二方向上具有五边形或者六边形形状的横截面。可以利用通过凹陷180暴露的有源鳍105的下部105b的顶表面以及通过凹陷180暴露的上部105a的侧表面作为籽晶来生长外延层200，因此外延层200的邻近于每个虚设栅结构的部分可以形成为具有设置在层200的其他部分的水平之上的水平处的顶表面。也就是，沿第一方向，外延层200的中央部分可以具有设置在层200的边缘部分的水平之下的水平处的顶表面。外延层200可以形成为在第一方向上延伸，如平面图中看到的，并可以在其邻近于每个虚设栅结构的部分处相对宽。
[0074]在ESD保护器件中，虚设栅结构可以在第一方向上彼此间隔开，因此可通过SEG工艺形成的外延层200未完全填充凹陷180。因此，在根据发明构思的实施方式中，外延层200的中央部分的顶表面可以形成为设置在有源鳍105的顶表面的水平之下的水平处，而外延层200的边缘部分的顶表面可以形成为设置在有源鳍105的顶表面的水平之上的水平处。
[0075]参照图21，杂质可以注入到有源鳍105中以形成杂质区240。
[0076]在根据本发明构思的实施方式中，杂质区240可以通过注入η型杂质例如磷或砷到有源鳍105中而形成。离子注入工艺可以利用虚设栅结构和栅间隔物160作为离子注入掩模而执行，还可以执行退火工艺使得杂质可以扩散到有源鳍105的邻近部分。
[0077]因此，杂质可以注入到外延层200以及有源鳍105的在外延层200下方的部分中，在下文，有源鳍105的被注入杂质的部分将被称为杂质区240。在根据本发明构思的实施方式中，杂质区240可以形成为具有比其边缘部分厚的中央部分。如图21所示，杂质区240的中央部分的底部可以形成为设置在区域240的边缘部分之下的水平处。杂质区240的底部的斜面可以在第一方向上为平坦或者相对平缓的，这可以防止或减小结泄漏。
[0078]外延层200和杂质区240可以用作ESD保护器件的源/漏区。
[0079]参照图22至图25，可以形成覆盖虚设栅结构、栅间隔物160、外延层200和隔离层120的第一绝缘中间层270，第一绝缘中间层270的上部可以被平坦化直到可以暴露虚设栅结构的栅极掩模150的顶表面。在根据本发明构思的实施方式中，平坦化工艺可以通过化学机械抛光(CMP)工艺和/或回蚀刻工艺执行。
[0080]暴露的栅极掩模150和在其下面的虚设栅电极140可以被去除以形成分别暴露栅绝缘层图案130的顶表面的开口 280。
[0081]在根据本发明构思的实施方式中，栅极掩模150可以通过干蚀刻工艺被去除，虚设栅电极140可以通过先执行干蚀刻工艺然后执行湿蚀刻工艺而被去除。
[0082]替代地，在去除栅极掩模150和虚设栅电极140之后，栅绝缘层图案130也可以被去除以暴露有源鳍105的上部105a的顶表面和隔离层120的顶表面。有源鳍105的上部105a的暴露的顶表面可以例如被热氧化以再次形成栅绝缘层图案。在这种情况下，即使初始栅绝缘层图案130在去除虚设栅电极140时会被破坏，但是可以形成具有良好电特性的新的栅绝缘层图案。栅绝缘层图案130可以通过利用HF溶液的湿蚀刻工艺而被去除。
[0083]参照图26至图28，可以形成高k介电层图案290和栅电极300以填充每个开口280。
[0084]具体地，高k介电层可以沿开口 280的侧部形成在栅绝缘层图案130的暴露的顶表面上以及形成在绝缘中间层270的顶表面上，栅电极层可以形成在高k介电层上以充分地填充开口 280的剩余部分。
[0085]高k介电层可以由具有高介电常数的金属氧化物形成，例如铪氧化物、钽氧化物或锆氧化物。栅电极层可以通过ALD工艺、物理气相沉积(PVD)工艺等由具有低电阻的材料形成，例如，诸如铝、铜或者钽的金属或者其金属氮化物。在示出的实施方式的示例中，还可以执行热处理工艺，例如快速热退火(RTA)工艺、尖峰(spike)快速热退火(尖峰RTA)工艺、闪光快