速热退火(flash RTA)工艺或者激光退火工艺。替代地，栅电极层可以由掺杂的多晶硅形成。
[0086]栅电极层和高k介电层可以被平坦化直到绝缘中间层270的顶表面可以被暴露以形成在每个栅绝缘层图案130的顶表面上和沿每个开口 280的侧部的高k介电层图案290以及在高k介电层图案290上的填充每个开口 280的剩余部分的栅电极300。在根据本发明构思的实施方式中，平坦化工艺可以通过CMP工艺和/或回蚀刻工艺执行。
[0087]顺序地堆叠的栅绝缘层图案130、高k介电层图案290和栅电极300可以形成栅结构，该栅结构和与其相邻的源/漏极区域可以形成NMOS晶体管。
[0088]再次参照图1至图5，第二绝缘中间层320可以形成在第一绝缘中间层270上以覆盖NMOS晶体管，接触插塞330可以穿过第一和第二绝缘中间层270和320而形成在外延层200 上。
[0089]在根据本发明构思的实施方式中，接触插塞330可以穿过外延层200的上部形成以充分地接触外延层200。在根据本发明构思的实施方式中，接触插塞330可以形成在外延层200上以交叠杂质区240的相对厚的中央部分。因此，即使高电压会经由接触插塞330施加到杂质区240，也可以防止或减小结泄漏。
[0090]通过上述工艺，可以制造具有减小的结泄漏的ESD保护器件。
[0091]将参照图29至图33描述根据本发明构思的ESD保护器件的另一实施方式。该ESD保护器件与图1至图5所示的类似。因此，相同的附图标记表示相同的元件，在下文可以省略类似的元件和特征的详细说明。
[0092]参照图29至图33，ESD保护器件可以包括基板100、栅结构、外延层200、杂质区240和接触插塞330。ESD保护器件还可以包括隔离层120、栅间隔物160以及第一和第二绝缘中间层270和320。
[0093]外延层200可以形成在位于栅结构之间的有源鳍105中的凹陷180中。
[0094]在根据本发明构思的此实施方式的示例中，外延层200可以在第一方向上延伸，如平面图中看到的，外延层200的多个区段可以形成在基本上垂直于第一方向的第二方向上。外延层200可以在其与栅结构相邻的部分处相对宽，因此外延层200的相邻区段可以在栅结构附近连接到彼此。
[0095]例如，每个外延层200的不与栅结构相邻的上部可以具有沿第二方向截取的五边形或者六边形的横截面；然而，外延层200的与栅结构相邻的上部可以具有沿第二方向截取的形状为一连串五边形或者六边形的横截面。
[0096]外延层200的与栅结构相邻的部分可以具有设置在层200的其他部分的水平之上的水平处的顶表面。因此，外延层200的沿第一方向的中央部分可以具有设置在层200的边缘部分的水平之下的水平处的顶表面。
[0097]在根据本发明构思的实施方式中，图1至图5中示出的ESD保护器件可以被逻辑器件使用，图29至图33所示的EDS保护器件可以被静态随机存取存储器(SRAM)器件使用；然而本发明构思不限于这样的应用。替代地，图1至图5的ESD保护器件和图29至图33的ESD保护器件两者都可以被逻辑器件或者SRAM器件任一者采用。当提供逻辑器件和SRAM器件两者时，外延层200的与栅结构相邻的上部可以具有不连续的五边形或者六边形横截面，外延层的另一上部可以具有一连串五边形或者六边形的形式的横截面。
[0098]此外，图29至图33的ESD保护器件的制造可以以这样的方式执行使得在SEG工艺期间外延层200的各区段彼此连接。
[0099]将参照图34至图37详细描述根据本发明构思的ESD保护器件的另一实施方式。该ESD保护器件可以与图1至图5中示出的类似，除了外延层和杂质区之外。因此，相同的附图标记表示相同的元件，在下文可以省略类似的元件的详细说明。
[0100]参照图34至图37，ESD保护器件可以包括基板100、栅结构、外延层210、杂质区250和接触插塞330。ESD保护器件还可以包括隔离层120、栅间隔物160以及第一和第二绝缘中间层270和320。
[0101]基板100可以包括掺杂有η型杂质例如磷或砷的阱区(未示出)和/或晕区(未示出)。
[0102]在此实施方式的示例中，多个栅结构可以形成在第一方向上，每个栅结构可以在基本上垂直于第一方向的第二方向上延伸。
[0103]外延层210可以形成在位于栅结构之间的有源鳍105的一部分中的凹陷190中。
[0104]凹陷190的底部可以设置在有源鳍105的下部105b的顶表面之下的水平处。替代地，凹陷190的底部可以设置在有源鳍105的上部105a的底部之上的水平处。
[0105]在根据本发明构思的实施方式中，两个凹陷190可以形成在相邻的栅结构之间。因此，即使栅结构彼此间隔开，在其间的每个凹陷190也可以在第一方向上不是宽的。
[0106]因此，外延层210的可通过SEG工艺分别在凹陷190中生长的部分可以充分地填充凹陷190，外延层210的(该部分的)顶表面可以设置在有源鳍105的顶表面之上的水平处。外延层210可以包括掺杂有P型杂质例如硼或铝的单晶硅锗。
[0107]在根据本发明构思的此实施方式的示例中，杂质区250可以在有源鳍105的上部105a上具有沿第一方向的恒定的厚度。因此，杂质区250的底部可以是平坦的，可以防止或者减小结泄漏。杂质区250可以掺杂有P型杂质，例如硼或者铝。
[0108]外延层210和杂质区250可以用作ESD保护器件的源/漏区。栅结构和源/漏区可以形成正沟道(P)金属氧化物半导体(PMOS)晶体管。
[0109]接触插塞330可以穿过第一和第二绝缘中间层270和320形成，并接触杂质区250的顶表面。在根据本发明构思的此实施方式的示例中，接触插塞330可以穿过杂质区250的上部从而充分地接触杂质区250。
[0110]当高电压经由接触插塞330施加到根据本发明构思的此实施方式的ESD保护器件时，可以防止或者减小结泄漏，因为杂质区250的接触接触插塞330的底部的轮廓可以是平坦的。
[0111]ESD保护器件可以包括NMOS晶体管而不是PMOS晶体管，在这种情况下，阱区和晕区可以被掺杂有P型杂质，外延层210和杂质区250可以被掺杂有η型杂质。
[0112]图38至图45示出根据本发明构思的制造ESD保护器件的方法的另一实施方式。
[0113]此方法可以用于制造图34至图37中示出的ESD保护器件；然而，该方法不限于此。另外，此方法可以包括与参照图1至图28示出和描述的工艺类似的工艺，因此在下文可以省略类似的工艺的详细说明。
[0114]首先，可以执行与参照图6至图10示出和描述的工艺类似的工艺。然而，在基板100上形成沟槽110之前，η型杂质例如磷或者砷可以被注入到基板100中以形成阱区(未示出)。另外，在形成有源鳍105之后，η型杂质例如磷或者砷可以被注入到基板100中以形成晕区(未示出)。
[0115]参照图38和图39，可以执行与参照图11和图12示出和描述的工艺类似的工艺以在虚设栅结构的侧部上形成栅间隔物160。然而，当形成栅间隔物160时，部分地覆盖有源鳍105的在虚设栅结构之间的部分的第一掩模170可以形成在有源鳍105的上部105a上。
[0116]也就是，间隔物层可以形成在虚设栅结构、有源鳍105和隔离层120上，部分地覆盖有源鳍105的位于虚设栅结构之间的部分的光致抗蚀剂图案(未示出)可以形成在间隔物层上，该间隔物层可以被各向异性地蚀刻以形成栅间隔物160和第一掩模170。间隔物层可以由氮化物形成，例如娃氮化物或者娃氧碳氮化物(silicon oxycarbonitride)。
[0117]第一掩模170可以覆盖有源鳍105的位于虚设栅结构之间的中央部分。第一掩模170可以形成为在有源鳍105和隔离层120上在第二方向上延伸。替代地，第一掩模170可以形成为仅覆盖每个有源鳍105的中央部分。
[0118]参照图40和图41，可以执行与参照图13至图15示出和描述的工艺类似的工艺。
[0119]因此，有源鳍105可以利用虚设栅结构、栅间隔物160和第一掩模170作为蚀刻掩模被部分地去除以形成凹陷190。
[0120]在根据本发明构思的此实施方式的示例中，凹陷190可以通过部分地去除有源鳍105的上部105a和下部105b两者而形成，因此凹陷190的底部可以设置在有源鳍105的下部105b的顶表面之下的水平处。替代地，凹陷190可以通过仅部分地去除有源鳍105的上部105a而形成，因此凹陷190的底部可以设置在有源鳍105的上部105a的底部之上的水平处。
[0121]在示出的根据本发明构思的实施方式中，两个凹陷190形成在多个虚设栅结构中的相邻的两个虚设栅结构之间。因此，即使虚设栅结构彼此间隔开大的距离，每个凹陷190在第一方向上的宽度也能够最小。
[0122]参照图42至图44，可以执行与参照图17至图20示出和描述的工艺类似的工艺以在有源鳍105的顶表面上形成外延层210来填充凹陷190。
[0123]在根据本发明构思的实施方式中，可以利用有源鳍105的被凹陷190暴露的部分(也就是，有源鳍105的下部105b的顶表面和有源鳍105的上部105a的侧表面)作为籽晶来执行SEG工艺以形成外延层200。
[0124]SEG工艺可以利用硅源气体例如二氯甲硅烷(SiH2Cl2)和锗源气体例如锗烷(GeH4)来执行，从而可以形成单晶硅锗层。在根据本发明构思的实施方式中，P型杂质源气体例如乙硼烷(B2H6)也可以用于形成掺杂有P型杂质的单晶硅锗层。
[0125]包括掺杂有P型杂质的单晶硅锗层的外延层210可以不仅在垂直方向上生长而且在水平方向上生长，因此外延层210的上部可以形成为在第二方向上具有五边形或者六边形形状的横截面。如上所述，凹陷190可以在第一方向上具有相对小的宽度，因此可通过SEG工艺形成的外延层210可以充分地填充凹陷190。因此，外延层210的顶表面可以形成在有源鳍105的水平之上的水平处。
[0126]参照图45，第一掩模170可以通过清洁工艺而去除，杂质可以被注入到有源鳍105的上部中以形成杂质区250。
[0127]在根据本发明构思的实施方式中，可以通过注入P型杂质例如硼或者铝而形成杂质区250。离子注入工艺可以利用虚设栅结构和栅间隔物160作为离子注入掩模而执行，还可以执行退火工艺使得杂质可以扩散到有源鳍105的邻近部分。
[0128]因此，杂质可以被注入到外延层210以及外延层210的各部分之间的有源鳍105的上部中，使得有源鳍105的上部构成杂质区250。在根据本发明构思的实施方式中，杂质区250可以形成为在第一方向上具有均匀的厚度。也就是，杂质区250的底部可以是平坦的，这可以防止或者减小结泄漏。
[0129]外延层210和杂质区250可以用作ESD保护器件的源/漏区。
[0130]接下来，如参照图34-图37所描述的，可以执行与参照图21至图28示出和描述的工艺类似的工艺。
[0131]因此，可以形成包括顺序地堆叠的栅绝缘层图案130、高k介电层图案290和栅电极300的栅结构，栅结构和源/漏区可以形成PMOS晶体管。
[0132]第二绝缘中间层320可以形成在第一绝缘中间层270上以覆盖PMOS晶体管，接触插塞330可以穿过第一和第二绝缘中间层270和320形成以接触外延层210之间的杂质区250的顶表面。因此，可以制造ESD保护器件。
[0133]在根据本发明构思的实施方式中，接触插塞330可以穿过杂质区250的上部形成以充分地接触杂质区250。杂质区250可以具有平坦的底部，因此即使高电压会施加到接触插塞330，也可以防止或者减小结泄漏。
[0134]当ESD保护器件包