括NMOS晶体管而不是PMOS晶体管时，阱区和晕区可以被掺杂有P型杂质，外延层210和杂质区250可以被掺杂有η型杂质。
[0135]图46示出根据本发明构思的ESD保护器件的另一示例。ESD保护器件可以与图34至图37示出的类似，除了杂质区之外。因此，相同的附图标记表示相同的元件，在下文可以省略类似的元件的详细说明。
[0136]参照图46，ESD保护器件可以包括基板100、栅结构、外延层210、第一杂质区250、第二杂质区260和接触插塞330。ESD保护器件还可以包括隔离层120、栅间隔物160以及第一和第二绝缘中间层270和320。
[0137]第二杂质区260可以形成在有源鳍105的位于第一杂质区250下面的部分处，并可以具有设置在外延层210的水平之下的水平处的底部。因为杂质区250形成在有源鳍105的上部105a的上部处，所以第二杂质区260可以形成在有源鳍105的上部105a的下部和有源鳍105的下部105b的上部处。杂质区250的底部和第三杂质区260的顶表面可以彼此接触。第三杂质区260可以包括P型杂质，例如硼或者铝。
[0138]第二杂质区260可以是相对厚的并具有平滑的底部轮廓。因此，当高电压经由接触插塞330施加时，可以防止或者减小由于杂质区250下方的第二杂质区260接触接触插塞330所导致的结泄漏。
[0139]外延层210以及第一和第二杂质区250和260可以用作ESD保护器件的源/漏区，栅结构和源/漏区可以形成PMOS晶体管。
[0140]ESD保护器件可以包括NMOS晶体管而不是PMOS晶体管，在这种情况下，阱区和晕区可以被掺杂有P型杂质，外延层210以及第一和第二杂质区250和260可以被掺杂有η
型杂质。
[0141]图47示出根据本发明构思的ESD保护器件的制造方法的实施方式的阶段。此方法可以被用于制造参照图46示出的ESD保护器件；然而，该方法不限于此。另外，此方法可以包括与参照图34至图45示出和描述的工艺类似的工艺，因此在下文可以省略这些类似的工艺的详细说明。
[0142]首先，可以执行与参照图38至图45示出和描述的工艺类似的工艺。
[0143]参照图47，P型杂质可以通过使用第一离子注入掩模(未示出)的离子注入工艺被注入到有源鳍105中。在根据本发明构思的实施方式中，第一离子注入掩模可以暴露被暴露的有源鳍105和外延层210的与其相邻的部分，因此P型杂质可以被注入到其中形成杂质区250的有源鳍105以及外延层210的与其相邻的部分中。在下文，有源鳍105的在杂质区250下面并且已经注入P型杂质的部分可以被称为第二杂质区260。
[0144]在根据本发明构思的实施方式中，第二杂质区260可以形成为使得其底部位于有源鳍105的下部105b中。
[0145]在去除第一离子注入掩模之后，可以执行与参照图34至图37示出和描述的工艺类似的工艺以完成ESD保护器件。
[0146]当ESD保护器件包括NMOS晶体管时，阱区和晕区可以被掺杂有P型杂质，外延层210以及第一和第二杂质区250和260可以被掺杂有η型杂质。
[0147]图48-图51示出根据本发明构思的ESD保护器件的另一实施方式。ESD保护器件可以与参照图34至图37示出和描述的类似，除了外延层的形状之外。因此，相同的附图标记表示相同的元件，在下文可以省略类似的元件的详细说明。
[0148]参照图48至图51，ESD保护器件可以包括基板100、栅结构、外延层210、杂质区250和接触插塞330。ESD保护器件还可以包括隔离层120、栅间隔物160以及第一和第二绝缘中间层270和320。
[0149]外延层210可以在凹陷190中形成在有源鳍105的位于栅结构之间的部分上。在根据本发明构思的实施方式中，两个凹陷190可以形成在相邻的栅结构之间。因此，即使栅结构彼此间隔开大的距离，其间的每个凹陷190也可以在第一方向上是相对窄的。
[0150]可通过SEG工艺在每个凹陷190中生长的外延层210可以具有分别充分地填充凹陷190的部分，外延层210的顶表面可以设置在有源鳍105的顶表面之上的水平处。在根据本发明构思的实施方式中，外延层210的多个区段可以形成在第二方向上，外延层210的在第二方向上的相邻的区段可以彼此连接。也就是，外延层210的在栅结构之间的每个部分可以在第二方向上连续地延伸以交叉多个有源鳍105。外延层210的上部可以在第二方向上具有一连串连接的五边形或者六边形的形状。
[0151]在根据本发明构思的实施方式中，参照图34至图37示出和描述的类型的ESD保护器件可以被逻辑器件使用，参照图48至图51示出和描述的类型的EDS保护器件可以被SRAM器件使用；然而，根据本发明构思的实施方式不限于此。替代地，图34至图37的ESD保护器件和图48至图51的ESD保护器件两者都可以被逻辑器件或者SRAM器件任一者使用。当提供逻辑器件和SRAM器件两者时，外延层210的上部可以具有五边形或者六边形横截面，外延层210的另一上部可以具有一连串五边形或者六边形形式的横截面。
[0152]此外，应注意，在图48至图51的ESD保护器件的制造方法中，SEG工艺可以将外延层210的各区段形成为彼此连接。
[0153]图52至图55示出根据本发明构思的ESD保护器件的另一实施方式。ESD保护器件可以与图46中示出的类似，除了外延层和杂质区之外。因此，相同的附图标记表示相同的元件，在下文可以省略类似的元件的详细说明。
[0154]参照图52至图55，ESD保护器件可以包括基板100、栅结构、外延层220、第一杂质区255、第二杂质区265和接触插塞330。ESD保护器件还可以包括隔离层120、栅间隔物160以及第一和第二绝缘中间层270和320。
[0155]基板100可以包括掺杂有P型杂质例如硼或者铝的阱区(未示出)和/或晕区(未示出)。
[0156]外延层220可以形成在位于栅结构之间的有源鳍105中的凹陷195中。
[0157]凹陷195可以通过部分地去除有源鳍105的上部105a和下部105b两者而形成，因此凹陷195的底部可以设置在有源鳍105的下部105b的顶部之下的水平处。替代地，凹陷195可以通过仅部分地去除有源鳍105的上部105a而形成，因此第三凹陷195的底部可以设置在有源鳍105的上部105a的底部之上的水平处。
[0158]在根据本发明构思的实施方式中，多个凹陷195可以形成在相邻的两个栅结构之间。因此，即使栅结构彼此间隔开大的距离，其间的每个凹陷195也可以在第一方向上是相对窄的。在示出的实施方式的示例中，凹陷195可以分别形成在与邻近的栅结构相邻的区域处以及在其间的中央区域处。因此，三个凹陷195可以形成在相邻的两个栅结构之间。
[0159]因此，可通过SEG工艺在每个凹陷195中生长的外延层220可以充分地填充每个凹陷195，外延层220的顶表面可以设置在有源鳍105的顶表面之上的水平处。在根据本发明构思的实施方式中，外延层220可以包括掺杂有η型杂质例如磷或者砷的单晶硅或者单晶碳化娃。
[0160]第一和第二杂质区255和265可以分别类似于第一和第二杂质区250和260，除了它们可以被分成两个部分并包括不同导电类型的杂质之外。因此，第一杂质区255可以在第一方向上具有均匀的厚度，第二杂质区265可以相对厚并具有平滑的底部轮廓。第一和第二杂质区255和265可以包括η型杂质，例如磷或者砷。
[0161 ] 外延层220以及第一和第二杂质区255和265可以用作ESD保护器件的源/漏区，栅结构和源/漏区可以形成NMOS晶体管。
[0162]接触插塞330可以穿过第一和第二绝缘中间层270和320形成以接触外延层220的各区段中的至少一个的顶部。在示出的实施方式的示例中，接触插塞330可以接触外延层220的位于相邻的栅结构之间的三个部分中的中央部分的顶部。在根据本发明构思的实施方式中，接触插塞330可以穿过外延层220的上部以充分地接触外延层220。
[0163]当高电压经由接触插塞330施加时，在接触接触插塞330的外延层220下面的第二杂质区265可以足够厚并具有平坦的底部轮廓，从而可以防止或者减小结泄漏。
[0164]ESD保护器件可以包括PMOS晶体管而不是NMOS晶体管，在这种情况下，阱区和晕区可以被掺杂有η型杂质，外延层220以及第一和第二杂质区255和265可以被掺杂有ρ型杂质。
[0165]图56至图63示出根据本发明构思的制造ESD保护器件的方法的另一实施方式的各阶段。
[0166]此方法可以被用于制造参照图52至图55示出的ESD保护器件；然而，该方法可以不限于此。另外，此方法可以包括与参照图46至图47或者图34至图45示出和描述的工艺类似的工艺，因此在下文可以省略类似的工艺的详细说明。
[0167]首先，可以执行与参照图6至图10示出和描述的工艺类似的工艺。
[0168]参照图56和图57，可以执行与参照图38和图39示出和描述的工艺类似的工艺以形成在虚设栅结构的侧部上的栅间隔物160和部分地覆盖有源鳍105的位于虚设栅结构之间的部分的第二掩模175。
[0169]在根据本发明构思的实施方式中，第二掩模175可以形成为部分地覆盖有源鳍105的位于虚设栅结构之间的部分。第二掩模175可以形成在有源鳍105和隔离层120上以在第二方向上延伸。替代地，第二掩模175可以仅形成在有源鳍105的中央部分上。
[0170]参照图58和图59，可以执行与参照图40和图41示出和描述的工艺类似的工艺。
[0171]因此，有源鳍105可以利用虚设栅结构、栅间隔物160和第二掩模175作为蚀刻掩模被部分地去除以形成凹陷195。
[0172]在根据本发明构思的实施方式中，凹陷195可以通过部分地去除有源鳍105的上部105a和下部105b两者而形成，因此凹陷195的底部可以设置在有源鳍105的下部105b的顶表面之下的水平处。替代地，凹陷195可以通过仅部分地去除有源鳍105的上部105a而形成，因此凹陷195的底部可以设置在有源鳍105的上部105a的底部之上的水平处。
[0173]在根据本发明构思的实施方式中，多个凹陷195可以形成在相邻的虚设栅结构之间。因此，即使虚设栅结构彼此间隔开大的距离，但是其间的每个凹陷195也可以在第一方向上是相对窄的。在示出的实施方式的示例中，凹陷195可以分别形成在邻近于相邻的虚设栅结构的区域处、以及形成在其间的中央区域处。因此，三个凹陷195可以形成在相邻的虚设栅结构之间。
[0174]参照图60至图62，可以执行与参照图42至图44示出和描述的工艺类似的工艺以在有源鳍105的顶表面上形成外延层220从而填充凹陷195。
[0175]在根据本发明构思的实施方式中，SEG工艺可以利用硅源气体例如乙硅烷(Si2H6)执行，从而可以形成单晶硅层。在根据本发明构思的实施方式中，η型杂质源气体例如磷化氢(PH3)也可以用于形成掺杂有η型杂质的单晶硅层。替代地，SEG工艺可以不仅利用硅源气体诸如乙硅烷(Si2H6)而且利用碳源气体例如甲基硅烷(SiH3CH3)执行，以形成单晶碳化硅层。在根据本发明构思的实施方式中，η型杂质源气体例如磷化氢(PH3)也可以用于形成掺杂有η型杂质的单晶碳化娃层。
[0176]如上所述，凹陷195可以在第一方向上是相对窄的，因此可通过SEG工艺形成的外延层220可以充分地填充凹陷195。因此，外延层220的顶表面可以设置在比有源鳍105高的水平处。
[0177]参照图63，可以执行与参照图46至图47示出和描述的工艺类似的工艺。
[0178]因此，杂质可以被注入到有源鳍105的上部中以形成第一和第二杂质区255和265。