称为“滚动畸变”)。相反，在示例I中，通过比帧速率更快的高速读出从传感器40的每一个读出模拟信号，并且数字化图像数据经受以比帧速率更快的第一速度的到存储器部分32的高速传输，由此被存储。以此方式，图像数据的同步可以通过临时存储图像数据在存储器部分32中来实现，因此，可以防止滚动畸变的发生。
[0106]在存储器部分32中存储的图像数据以比第一速度更慢的第二速度的读出速度(例如，SOfps)通过列解码器/感测放大器39由数据处理部分33读出，由此通过接口部分38被输出到第二半导体芯片30的外部。以此方式，通过以比第一速度更慢的第二速度进行从存储器部分32的图像数据的读出（所谓的慢速读出），可以实现与操作速度放慢的量相同的低功耗。
[0107]从在图5中的时序图显然的是，在曝光时段期间进行从存储器部分32读出图像数据。例如，根据在日本未审查专利申请公开第2004-64410号中公开的现有技术中的配置，图像数据在被存储到存储器部分中后处于备用状态，然后在之后开始成像。因而，难以进行实时成像。相反，在示例I中，在曝光时段期间进行从存储器部分32读出图像数据，因此可以进行运动图像和静态图像的图像数据的实时读出。
[0108]无论非易失性或易失性都可以使用各种类型的存储器作为存储器部分32。例如，可以使得刷新操作不再必要，在该刷新操作中，易失性存储器（例如，DRAM)花费大约50毫秒来由数据处理部分以等于或快于20fps的速度33进行从开始写入图像数据在存储器部分32中到完成读出图像数据的处理。同时，在当前使用的CMOS图像传感器中，AD转换和数据输出通过以大约若干微秒通过管线传输来进行。DRAM中的写入速度等于或小于等效于其的传输速度，即，等于或小于若干微秒。因而，可以在图4所示的这种管线配置中进行从模拟信号的读出到存储器部分32的图像数据的写入。具体地，在一个水平时段期间（XHS)在AD转换器50中执行数字化处理，并且数字数据（图像数据）在下一个水平时段期间传输到数据锁存部分55，由此存储在数据锁存部分55中。之后，图像数据在并行/串行转换部分56中从并行信号向串行信号转换，由此被写入存储器部分32并且行解码器37指定行地址而列解码器/感测放大器39的列解码器指定列地址。换言之，在图像数据在AD转换器50中经受并行的AD转换并且被锁存在数据锁存部分55中之后，图像数据被并行写入存储器部分32，由此实现管线传输。除了图像数据可以在一个水平时段期间从数据锁存部分55被写入到存储器部分32的管线传输之外，还可以采用如下的管线传输的方法，其中图像数据被存储在数据锁存部分55中，在下一个水平时段期间进行存储器写入并且在数据锁存部分55中存储下一行的数字数据（图像数据）。
[0109]为了实现更加增强的低功耗，示例I采用“在帧时段期间备用”的配置，其中，当从存储器部分32读出图像数据时连接到每一个信号线26的电流源35的操作和至少AD转换器50的操作例如通过作为一个单位的垂直同步信号XVS停止。这里，表达“当从存储器部分32读出图像数据时”可以指在图像数据通过管线传输以高速被存储在存储器部分32中之后的时间，或可以指“在曝光时段期间”。在现有技术中存在如下技术，其中到包括AD转换器的模拟前端电路的电源被关闭以在成像（曝光）时段期间处于备用状态，以便于实现低功耗（例如，参考日本未审查专利申请公开第2006-81048号）。根据公开中公开的该技术，由于备用状态从模拟信号的读出的结束继续到曝光的开始，所以难以进行高速驱动。此夕卜，停止时段依据曝光时间而改变，由此受限于抑制电源的改变或低功耗的效果。相反，在示例I中，如图5的时序图所示，例如，240fps设置为一个垂直时段（垂直同步信号XVS的共同时段），且在4个垂直时段（IV= 1/60秒）期间通过传感器操作按一个帧进行操作。然后，在模拟信号的读出之后的三个垂直时段期间，当读出模拟信号时使用的电流源35的操作和至少AD转换器50的操作被停止。以此方式，不依赖于曝光时段，在与垂直同步信号XVS同步（以垂直同步信号XVS作为一个单位）的同时停止电路操作，由此使得电源设计简单。电流源35的操作和至少AD转换器50的操作的停止在控制部分34的控制下被执行。
[0110]在示例I中，以240fps的高速滚动读出之后传感器40被复位（快门操作)，由此开始曝光。在曝光时段期间，电流源35和至少AD转换器50的每一个操作可以被停止。因此，电流源35和AD转换器50的每一个操作在从开始对前帧从存储器部分32读出图像数据到开始对下一帧从传感器40读出模拟信号的时段期间停止，因此，功耗可以减少与电流源35和AD转换器50假设在其停止时段期间消耗的量相同的量。电流源35的操作的停止可以在控制部分34的控制下通过阻隔（切断）信号线26和电流源35之间的电流路径来执行。具体地，例如，如图6所示，在信号线26和电流源35之间插入晶体管Trl，并且使得该晶体管Trl由于低电平的控制信号而处于非导通状态，以使得可以停止电流源35的操作。这里，当停止电流源35的操作时，优选不仅阻隔信号线26和电流源35之间的电流路径还施加固定电势到信号线26。具体地，例如，如图6所示，晶体管Tr2连接在信号线26和固定电势之间并且经由反相器INV通过控制信号的反相控制信号使得晶体管Tr2处于导通状态，并且因此，固定电势可以施加到信号线26。如上所述，当停止电流源35的操作时向信号线26施加固定电势以便于消除由处于浮置状态的信号线26引起的传感器40对FD部分46的影响。换言之，当信号线26处于浮置状态且信号线26的电势变得不稳定时，例如，其电势的不稳定性由于放大晶体管44通过其寄生电容的耦接而改变FD部分46的电势。优选施加固定电势到信号线26以便于消除对FD部分46的这样的影响。
[0111]取决于所设置的曝光时间，快门操作可以跨（straddle)在第一垂直时段（XVS I)和下一垂直时段（XVS 2)之间。在这样的情况下，优选控制快门操作之后电流源35的操作的停止。如上所述，当在快门操作之后进行电流源35的操作的停止时，可以防止电流源35的备用操作的影响，即，电源电势的不稳定性或信号线26的电势的不稳定性。此外，当快门在下一垂直时段（XVS 2)期间开始时，不存在电流源35的备用操作的影响。
[0112]随后，从数据锁存部分55向存储器部分32存储图像数据以及从该存储器部分32输出图像数据的操作将使用图7进行描述。在图7中，例示提供AD转换器50和与之伴随的电路部分（即，诸如数据锁存部分55(55” 552)或存储器部分32(32” 322)之类的电路部分）的两个系统的情况。然而，同样的情况可以基本上应用于一个系统的情况。
[0113]经受AD转换后的图像数据被锁存在数据锁存部分55中。例如，锁存的图像数据由并行/串行转换部分56以128位作为一个单位被高速缓存到列解码器56达16千位。随后，图像数据通过利用感测放大器存储在存储器部分32中。在图7中，存储部分32包括四个存储单元（bank)。然而，它仅仅是示例，并且因此，优选确定存储单元的数量，以便能够由传感器行为一个单位存储图像数据。
[0114]示例I采用如下管线配置，其中每个传感器40的图像数据的写入是与滚动读出并行地进行，以使得可以在一个垂直时段期间完成从数据锁存部分55到存储器部分32的图像数据的存储。在结束将图像数据写入存储器部分32中之后，如上所述，电流源35和AD转换器50的每一个操作被停止并且从存储器部分32读出图像数据开始。
[0115]关于从存储器部分32读出图像数据，在曝光时间的三个垂直时段（示例I中的SOfps)期间，在图像数据的重新布置或合成由作为低击穿电压晶体管系统电路的多路复用器（MUX) 57 (57i，572)和数据处理部分33进行的同时，从接口部分38输出图像数据。因为在将图像数据写入存储器部分32中时图像数据没有从存储器部分32输出，所以可以通过诸如固定接口部分38的输出之类的方法实现功耗的减少。具体地，例如，通过停止被施加到接口部分38的输出部分的时钟可以实现低功耗。
[0116]图8是图示在示例I的电子装置IOA中信号处理部分的配置的另一具体示例的框图。在该示例中，除了 AD转换器50、数据锁存部分55和并行/串行转换部分56之外，信号处理部分31还具有作为低击穿电压晶体管系统电路的数据压缩部分58。信号处理部分31具有其中在AD转换器50中数字化的图像数据经受到存储器部分32的管线传输的配置。在该情况下，信号处理部分31在一个水平时段期间通过AD转换器50进行数字化处理，并且在下一水平时段期间传输数字化图像数据到数据锁存部分55。
[0117]例如，数据压缩部分58提供在数据锁存部分55和并行/串行转换部分56之间，压缩从数据锁存部分55输出的图像数据，并且将图像数据提供给并行/串行转换部分56。可以例示例如差分脉冲码调整（DPCM)作为压缩数据压缩部分58的方法。以此方式，通过在数据锁存部分55和存储器部分32之间提供数据压缩部分58、压缩在数据压缩部分58中的数据以及存储所压缩的图像数据在存储器部分32中，可以降低存储部分32的存储器容量。然后，通过减少存储器部分32的容量可以减少其中安装信号处理部分31的第二半导体芯片30的布局面积。
[0118]以下，将描述AD转换器50和伴随其的电路部分提供在多个系统（例如，两个系统）中并且在两个传感器行中的每一个传感器40的模拟信号并行经受信号处理的叠层结构，即，第一半导体芯片20和第二半导体芯片30的叠层结构。
[0119]如图9所示，当AD转换器50和伴随其的电路部分提供在两个系统中时，例如，在传感器部分21的信号线26的延伸方向的两侧上（即，在传感器部分21的上侧和下侧两者上）读出两个传感器行中的每一个传感器40的模拟信号。然后，在AD转换器50中并行进行数字化的信号处理。
[0120]在第二半导体芯片30中的高击穿电压晶体管系统电路和第一半导体芯片20中的传感器部分21平面地彼此重叠。在第二半导体芯片30中，可以在面向第一半导体芯片20的传感器部分21的高击穿电压晶体管系统电路之上形成遮蔽区域（没有图示）。在第二半导体芯片30中提供的信号处理部分31中的配置AD转换器50的比较器51、斜坡电压生成器（基准电压生成器）54、电流源35、解码器36和接口（IF)部分38对应于高击穿电压晶体管系统电路。另一方面，在第二半导体芯片30中提供的信号处理部分31中的配置AD转换器50的计数器部分52、数据锁存部分55、并行/串行转换部分56、存储器部分32、数据处理部分33 (包括图像信号处理部分）、控制部分34 (包括连接到AD转换器50的时钟供应部分和定时控制电路）以及行解码器37对应于低击穿电压晶体管系统电路。然后，在第二半导体芯片30中提供的信号处理部分31中的配置AD转换器50的比较器51、斜坡电压生成器（基准电压生成器）54与在第一半导体芯片20中的传感器部分21彼此平面地重叠。例如，配置AD转换器50的计数器部分52、数据锁存部分55、并行/串行转换部分56以及存储器部分32、数据处理部分33 (包括图像信号处理部分）、控制部分34 (包括连接到AD转换器50的时钟供应部分和定时控制电路）、电流源35、解码器36、行解码器37以及接口（IF)部分38也与第一半导体芯片20中的传感器部分21平面地重叠。换言之，不与传感器部分21重叠的部分是过孔部分23jP 23 2以及焊盘部分22 jP 22 2。
[0121]顺便提及，如在日本未审查专利申请公开第2004-64410号中公开的现有技术那样，当在与传感器部分相同的衬底（芯片）上布置存储器部分时，需要布置AD转换器等在传感器部分的上侧和下侧，并且因此，存储器部分还需要划分为上侧和下侧。在该情况下，需要具有大约（垂直方向上的传感器部分的尺寸+垂直方向上存储器部分的尺寸）的距离作为存储器部分的输出部分的布局距离，以使得数据输出部分的布局布置分开配置，由此使得芯片尺寸大。在诸如低电压差分信号发送（low voltage differential signaling，LVDS)之类的时钟同步方法中，需要在分开的系统中具有时钟，由此导致信号处理芯片的信道数量的增加。
[0122]相反，在示例I中，其中形成传感器部分21的第一半导体芯片20和其中形成AD转换器50、存储器部分32、数据处理部分33、控制部分34等的第二半导体芯片30以叠层结构叠层。因而，依据在第二半导体芯片30的上侧和下侧（也可以称为传感器部分21的上侧和下侧）上的AD转换器5(^和AD转换器50 2的布置，存储器部分32 32 2可以在彼此相邻的同时被布置。以此方式，因为存储器部分32jP 32 2可以在彼此相邻的同时被布置，所以存储器部分32郴32 2的数据输出部分（数据输出信道）可以集中配置。因此，可以通过相同的输出部分输出图像数据，以使得足以具有一对时钟同步信号。因此，可以防止后级中信号处理芯片的信道数量的增加。可以在存储器部分32i和存储器部分32 2之间的空的空间中提供控制部分34。
[0123]在图9所示的布局示例IA中，为了描述例示AD转换器50和伴随其的电路部分在两个系统中提供的情况。然而，同样的情况可以应用于三个或更多个系统被提供的情况，以增强从传感器部分21并行读出模拟信号的度。例如，以下将描述当在4个系统中提供AD转换器50和伴随其的电路部分时列的布局。
[0124]图10图示具有在四个系统中提供AD转换器50和伴随其的电路部分的叠层结构的布局不例IB的布局图。在布局不例IB中，在垂直方向上的传感器部分21的中间部分处的两个系统中提供过孔部分，并且通过在传感器部分21的上侧和下侧二者上的两个系统中的过孔部分23#卩23 2以及在中间部分处的两个系统中的过孔部分23 3和23 4，在第二半导体芯片30侧上同时读出四个传感器行的每一个传感器40的模拟信号。然后，在第二半导体芯片30侧上在过孔部分23^23^23#^ 23 4的附近分别布置四个AD转换器50 ^50^5(^和504。在彼此相邻的同时，存储器部分32#卩32 2布置在AD转换器50 #卩AD转换器50 3之间，而存储器部分322和32 4布置在AD转换器50 2和AD转换器50 4之间。以此方式，即使当AD转换器50和伴随其的电路部分提供在四个系统中时，存储器部分32#卩32 3和存储器部分322和32 4可以在彼此相邻的同时分别布置。结果是，同样在布局示例IB中，可以获取与图9所示的布局示例IA的操作和效果相同的操作和效果。
[0125]图11图示具有在四个系统中提供AD转换器50和伴随其的电路部分的叠层结构的布局示例IC的布局图。类似于布局示例IA的情况，图9所示的布局示例IC具有过孔部分23jP 23 2提供在传感器部分21的上侧和下侧二者上的两个系统中的配置。在第二半导体芯片30侧上，两个AD转换器50jP 50 3在一侧上的过孔部分23 附近彼此相邻的同时分别布置，而两个AD转换器502和50 4在另一侧上的过孔部分23 2的附近彼此相邻的同时分别布置。然后，与AD转换器50jP AD转换器50 3对应的存储器部分32 13以及与AD转换器502和AD转换器AD转换器50 4对应的存储器部分32 24在彼此相邻的同时分别布置在AD转换器503和AD转换器50 4之间。因此，在布局示例IC的情况下，存储器部分32 13和存储器部分3224可以在彼此相邻的同时被布置。结果是，同样在布局示例IC中，可以获取与图9所示的布局示例IA的操作和效果相同的操作和效果。
[0126]在示例I的电子装置中，信号处理部分31的至少部分具有耗尽型场效应晶体管，和或低击穿电压晶体管系统电路的至少部分具有耗尽型场效应晶体管，因此，可以实现电子装置整体上的低功耗。结果是，可以抑制热噪声引起的传感器的性能劣化。
[0127]根据示例I的电子装置10A，可以实现关于存储器部分32的高速传输。当从存储器部分32读出图像数据时，通过经过间歇驱动以停止电流源35和AD转换器50的操作进行低速读出，可以低功耗地实现图像数据的高速读出。在信号处理部分31中，在不限于AD转换器50的情况下，可以通过停止其他电路部分的操作，实现还要低的功耗。接口部分38的信道可以减少，并且在后级中的信号处理模块（例如，DSP)的处理速度可以通过使得数据处理部分33的读出速度（即，图像数据的输出速率）慢于图像数据到存储器部分32的传输速率而变慢。因此，可以有助于包括后级中的信号处理块的系统的整体低功耗。此外，第一半导体芯片20和第二半导体芯片30处于叠层结构，并且第一半导体芯片20侧上的电路和第二半导体芯片30侧上的电路在控制部分34的控制下同步，以使得经受AD转换之后的图像数据可以经受到存储器部分32的管线传输，由此使得同步的设计简单。因为图像数据在曝光时段期间从存储器部分32读出，所以相比于现有技术的技术（其中，图像数据在被存储在存储器部分之后处于备用状态且然后，之后开始成像），可以进行运动画面和静止图像的图像数据的实时读出。因此，可以进行实时成像。因为当数据压缩部分58提供在数据锁存部分55和存储器部分32之间以在数据压缩部分58中进行数据压缩从而存储数据在存储器部分32中时，存储器部分32的存储器容量可以被减少，所以可以减少第二半导体芯片30的布局面积。此外，可以通过在两个或更多个系统中提供AD转换器50和伴随其的电路部分并且进行经受AD转换之后的图像数据到存储器部分32的管线传输来进一步改进滚动畸变。
[0128]在一些情况下，比较器51可以安排在第一半导体芯片20中，或比较器51和斜坡电压生成器（基准电压生成器)54可以安排在第一半导体芯片20中。解码器36可以安排在第一半导体芯片20中。配置计数器部分52和时钟供应部分的半导体器件（FET)可以具有耗尽型场效应晶体管。
[0129]示例2
[0130]示例2是示例I的修改。图12图示在第一半导体芯片侧上的示例2的电子装置IOB的电路的具体配置，而图13图示在第二半导体芯片侧上的示例2的电子装置IOB的电路的具体配置。在示例2中，预定数量的传感器设置为一个单位。连接到信号线26的电流源35、AD转换器50和存储器部分32为每一个单位（传感器单位）提供。信号处理部分31关于从传感器单位中的每一个传感器40读出的模拟信号由传感器单位并行地进行信号处理。
[0131]以此方式，在示例2的电子装置IOB (固态成像器件）中，传感器部分21的预定数量的传感器401设置为一个传感器单位（组）。从每一个传感器单位的每一个传感器40读出模拟信号，并且然后，所读出的模拟信号经受包括按每一个传感器单位并行的AD转换的信号处理。换言之，与示例I的电子装置（固态成像装置）10A采用其中模拟信号经受按作为一个单位的传感器列的并行的AD转换的列并行AD转换方法相比，示例2的电子装置IOB采用其中预定数量的传感器40被设置为一个传感器单位以按传感器单位并行进行AD转换的像素并行（传感器并行）AD转换方法。当例如预定数量的传感器被设置为一个传感器单位时，属于相同传感器行并且彼此相邻的多个传感器可以集中设置为一个传感器单位，或彼此垂直和横向相邻的多个传感器可以集中设置为一个传感器单位。在不限于使得多个传感器作为一个传感器单位的同时模拟信号由传感器单位读出的配置的情况下，最终可以由作为一个单位的每一个传感器读出模拟信号。
[0132]在示例2的配置中，需要为每一个传感器单位（或按作为一个单位的传感器）提供连接第一半导体芯片20侧上的传感器部分21和第二半导体芯片30侧上的信号处理部分31的连接部分24。导通半导体芯片之间的电连接的连接部分24可以基于诸如TC(C)V之类的现有布线间结合技术实现。为每一个传感器单位（或按作为一个单位的传感器）读出的模拟信号通过为每一个传感器单位（或按作为一个单位的传感器）提供的连接部分24从第一半导体芯片20侧传送到第二半导体芯片30。
[0133]因为示例2采用像素并行（传感器并行）AD转换的配置，如图