12所示，所以除了传感器部分21和行选择部分25之外，还在第一半导体芯片20侧上提供列选择部分27。列选择部分27在传感器列的阵列方向（行方向）上基于从第二半导体芯片30侧施加的地址信号，按作为一个单位的传感器单位选择传感器部分21的每一个传感器40。这里，行选择部分25和列选择部分27提供在第一半导体芯片20侧上。然而，行选择部分25和列选择部分27可以提供在第二半导体芯片30侧上。
[0134]除了传输晶体管42、复位晶体管43和放大晶体管44之外，传感器40还具有两个选择晶体管45和47。两个选择晶体管45和47 二者关于放大晶体管44串联连接。在一侧上的选择晶体管45由从行选择部分25施加的行选择信号VSEL驱动。在另一侧上的选择晶体管47由从列选择部分27施加的列选择信号HSEL驱动。在行选择部分25和列选择部分27的驱动下，为每个传感器单位进行选择扫描，并且在传感器单位中的多个模拟信号通过一个连接部分24被传送到第二半导体芯片30侧，因此，模拟信号按照预定的顺序从在传感器单位中的多个传感器中读出。然后，在第二半导体芯片30侧上，为具有预定数量的传感器40的每一个传感器单位读出的模拟信号以预定顺序（模拟信号的读出顺序）经受关于传感器单位中的多个传感器40的信号处理。
[0135]依据预定数量的传感器40用作（分组为)单位且为每一个传感器单位提供连接部分24的配置，如图13所示，链接到连接部分24的信号线26在第二半导体芯片30上提供。信号线26连接到电流源35、AD转换器50和存储器部分32。为具有作为一个单位的预定数量的传感器的每一个传感器单位提供包括信号线26、电流源35、AD转换器50、存储器部分32等的电路部分（称为“单位电路部分31A”）。DRAM在不限于此的情况下可以例示为存储器部分32。换言之，类似于示例1，存储器部分32可以是易失性存储器或非易失性存储器。
[0136]在示例I中描述的列并行AD转换方法中，在水平时段（XHS)期间进行AD转换，由此输出图像数据。顺便提及，为了以更高的帧速率读出图像数据，需要增加同时进行AD转换的传感器的数量。然后，为了增加同时进行AD转换的传感器的数量，需要采用以像素并行（传感器并行）（不是以列并行）使得多个传感器40作为一个传感器单位的AD转换处理。如果通过像素并行（传感器并行）AD转换可以增加读出速度，则AD转换器50的停止时段可以与其差不多地延伸，由此使得更低功耗可能。作为一个示例，以960fps的读出速度读出传感器（模拟信号的读出），并且以64fps的速度从存储器部分32输出图像数据，并且因此，AD转换器50的操作时段可以设置为等于或小于图像数据的输出时段的十分之一。
[0137]随后，将使用图14中的时序图描述示例2的电子装置IOB的电路操作。
[0138]为了以960fps的读出速度读出模拟信号，例如，关于传感器部分21的每一个传感器40，一个传感器单位配置为具有大约250个传感器40，例如（16个传感器）X (16个传感器）。当在AD转换器50中的AD转换时间设置为4微秒时，能够在等于或小于I毫秒的时间内读出大约250个传感器40的模拟信号。然而，这里例举的数值是一个示例，并且该配置并不限于其数值。在具有（16个传感器）X (16个传感器）的一个传感器单位中，通过由从行选择部分25施加的行选择信号VSEL和从列选择部分27施加的列选择信号HSEL来指定地址，进行传感器40的选择。然后，从由行选择信号VSEL和列选择信号HSEL选择的传感器单位中的传感器40读出的该模拟信号在AD转换器50中经受AD转换。
[0139]当进行AD转换时，例如，在计数器部分52中通过关于复位电平Vltesrt的向下计数和关于信号电平Vsig的向上计数进行⑶S处理。经受⑶S处理之后的图像数据写入到存储器部分32中，同时行解码器37指定行地址，且列解码器/感测放大器39的列解码器指定列地址。行选择部分25和列选择部分27对每一个传感器单位进行选择扫描，同时关于所选择传感器单位中的多个传感器40对每一个传感器单位以预定顺序并行进行传感器40的选择扫描。可以例举光栅（raster)扫描方法的选择作为传感器单位中传感器40的选择。之后，关于在传感器单位中剩余的传感器40由行选择信号VSEL和列选择信号HSEL通过光栅扫描方法进行传感器的选择和AD转换，由此存储CDS处理之后的图像数据。关于在存储器部分32中存储的图像数据，通过列解码器/感测放大器39进行读出，并且因此，可以以低速度输出（读出）图像数据。
[0140]类似于示例I的电子装置（固态成像器件）10A，当从存储器部分32读出图像数据时进行停止电流源35的操作和至少AD转换器50的操作的控制。这里，因为示例2的电子装置IOB采用像素并行（传感器并行）AD转换方法，所以可以增加模拟信号的读出速度。因此，AD转换器50的停止时段可以延伸，因此可以实现较低功耗。
[0141]图15是图示示例2的电子装置IOB中具有叠层结构的布局示例2的布局图。如图15所示，在第一半导体芯片20的传感器部分21中，具有预定数量传感器40作为一个单位的传感器单位以行和列二维排列，并且对每一个传感器单位形成连接部分24。同时，在第二半导体芯片30的信号处理部分31中，包括AD转换器50、存储器部分32等的电路部分(单位电路部分31A)依据传感器部分21的传感器单位而提供，并且连接部分24依据传感器单位对每一个单位电路部分3IA形成。
[0142]在图12中，例举在第一半导体芯片20侧上提供的行选择部分25和列选择部分27的情况。然而，如布局示例2所示，可以在第二半导体芯片30侧上提供外围电路（HSEL和VSEL)。这样的配置具有如下优点：比第一半导体芯片20的面积更大的面积可以用作传感器部分21的区域。
[0143]根据上述示例2的电子装置10B，基本上，除了示例I的电子装置IOA中的操作和效果，还可以实现如下操作和效果。换言之，因为通过采用像素并行（传感器并行）AD转换方法来增加模拟信号的读出速度，所以可以延伸AD转换器50的停止时段。因而，相比于列并行AD转换方法实现还要低的功耗。
[0144]示例3
[0145]示例3是示例2的修改。图16图示在第一半导体芯片侧上的示例3的电子装置(固态成像器件）10C的电路的具体配置，而图17图示在第二半导体芯片侧上的其具体配置。
[0146]类似于示例2的电子装置10B，示例3的电子装置IOC也采用像素并行（传感器并行UD转换方法。换言之，同样在示例3的电子装置IOC中，传感器部分21的预定数量的传感器40被设置为一个单位。模拟信号从每一个传感器单位的每一个传感器40读出，并且所读出的模拟信号经受包括对每一个传感器单位并行的AD转换的信号处理。然而，示例3的电子装置IOC在以下若干点上与示例2的电子装置IOB不同。换言之，在示例2的电子装置IOB中，AD转换器50和存储器部分32提供在单位电路部分3IA中，S卩AD转换器50和存储器部分32被合并，但是在示例3的电子装置10C，存储器部分32提供在单位电路部分3IA之外。
[0147]在示例3中，传感器40以预定数量联合为一个单位，并且连接部分24对每一个传感器单位提供。然后，如图17所示，在第二半导体芯片30上，提供连接到连接部分24的信号线26。电流源35连接到信号线26。此外，对每一个信号线26提供AD转换器50。AD转换器50具有比较器（COMP)51’、N位（N是等于或大于2的整数）的计数器部分52’以及锁存部分53’。AD转换器50中的锁存部分53’包括N位的单位电路（锁存电路），经受比较器51’和计数器部分52’的AD转换，并且锁存对一个传感器经受计数器部分52’的向上/向下计数的操作的CDS处理的数字数据（图像数据）。
[0148]提供选择锁存部分53’的行解码器37jP以行作为一个单位选择存储器部分32的每一个单元的行解码器372作为行解码器37。
[0149]以下，将描述示例3的电子装置（固态成像器件）IOC的电路操作。
[0150]关于通过行选择信号VSEL和列选择信号HSEL的地址指定而选择的传感器单位中的一个传感器40，模拟信号经受AD转换器50中的AD转换，并且通过计数器部分52’的向上/向下计数的操作的CDS处理而获得的图像数据被锁存在锁存部分53’中。然后，锁存在锁存部分53’中的图像数据由从行解码器371施加的选择信号1?1选择，以由列解码器/感测放大器39的感测放大器顺序读出。之后，通过数据锁存部分55在存储器部分32中写入的操作由多个传感器40同时进行，由此进行管线操作。以此方式，传感器选择和AD转换的操作由光栅扫描方法进行，并且进行经受计数器部分52’中CDS处理之后的图像数据通过锁存部分53’和列解码器/感测放大器39的感测放大器写入存储器部分32的操作。
[0151]替代一个传感器作为一个单位的AD转换，可以通过布置多个AD转换器50并使得模拟信号从多个传感器40的两个或更多个同时读出来增加读出速度。关于锁存部分53’，当难以对计数器部分52’布置多达N位的单位电路（锁存电路）时，单位电路以小于N位的数量的位作为一个单位布置。在以作为一个单位的数量的位由选择信号Rsa进行选择之后，通过经过列解码器/感测放大器39的感测放大器读出，可以在存储器部分32中进行写入。因此，可以用更少的传感器配置传感器单位，由此使得可以实现更高读出速度的优点。
[0152]关于存储器部分32中存储的图像数据，通过经过数据锁存部分55和列解码器/感测放大器39进行读出，可以以低速度输出图像数据。类似于示例I和示例2的电子装置(固态成像器件）IOA和10B，当从存储器部分32读出图像数据时，进行控制以在从存储器部分32读出图像数据时停止电流源35的操作和至少AD转换器50的操作。这里，同样在示例3的电子装置IOC中，类似于示例2的电子装置10B，采用像素并行（传感器并行）AD转换方法，因此，可以增加模拟信号的读出速度。因此，可以延伸AD转换器50的停止时段，并且因此可以实现更低的功耗。
[0153]图18图示了示例3的电子装置（固态成像器件）IOC中的叠层结构的布局示例的布局图。如图18所示，在第一半导体芯片20的传感器部分21中，具有预定数量的传感器40作为一个单位的传感器单位以行和列二维排列，并且对每一个传感器单位形成连接部分24。同时，在第二半导体芯片30中，包括AD转换器50等的电路部分（单位电路部分31A)依据传感器部分21的传感器单位提供，并且依据传感器单位对每一个单位电路部分3IA形成连接部分24。此外，在单位电路部分31A的形成区域之外提供存储器部分32。在图16中，例举了在第一半导体芯片20侧上提供行选择部分25和列选择部分27的情况。然而，如图18的布局示例3A中所示，可以在第二半导体芯片30侧上提供外围电路（HSEL和VSEL)。这样的配置具有优点，在于比第一半导体芯片20的面积更大的面积可以用作传感器部分21的区域。
[0154]图19图示示例3的电子装置（固态成像器件）IOC中的叠层结构的另一布局示例的布局图。
[0155]在图18中所示的布局示例3A中，与第一半导体芯片20和第二半导体芯片30的双层叠层结构（其中，叠层两个半导体芯片20和30)相比，在图19中所示的布局示例3B中，提供第一半导体芯片20、第二半导体芯片30和第三半导体芯片60的三层叠层结构（其中，叠层三个半导体芯片）ο然而，配置不限于三层叠层结构，并且可以配置为具有四层或更多的叠层结构。如图19所示，在布局示例3B中，传感器部分21安排在第一半导体芯片20中，包括AD转换器50等的电路部分（单位电路部分31A)安排在第二半导体芯片30中，并且存储器部分32安排在第三半导体芯片60中，由此叠层第三半导体芯片60、第二半导体芯片30和第一半导体芯片20。第一半导体芯片20、第二半导体芯片30和第三半导体芯片60的叠层顺序是任意的。然而，其中安装包括控制部分34的外围电路的第二半导体芯片30优选被置于叠层中间，这是因为作为控制部分34的控制对象的第一半导体芯片20和第三半导体芯片60分别位于第二半导体芯片30紧挨之上和紧挨之下。
[0156]如布局示例3B中，在与提供了包括AD转换器50等的电路部分和包括控制部分34的外围电路的第二半导体芯片30分离的另一半导体芯片中（S卩，第三半导体芯片60中）提供存储器部分32。因此，与在第二半导体芯片30中提供存储器部分32的布局示例3A相比，可以减少芯片的面积。在这点上，图18和19之间的对比显然。在该情况下，可以考虑使得连接部分连接其中安装包括AD转换器50等的电路部分等的第二半导体芯片30以及其中安装存储器部分32等的第三半导体芯片60。导通半导体芯片之间的电连接的连接部分可以基于诸如TC(S)V之类的现有布线间结合技术实现。
[0157]根据上述示例3的电子装置（固态成像器件）10C，类似于示例2的电子装置（固态成像器件）10B，通过采用像素并行（传感器并行）AD转换方法可以增加模拟信号的读出速度，可以延伸AD转换器50的停止时段。因而，可以实现相比于采用列并行AD转换方法的示例I的电子装置（固态成像器件）IOA仍有所降低的功耗。在示例3的电子装置IOC中，取代AD转换器50和存储器部分32如示例2的电子装置IOB中那样在单位电路部分31A中合并，存储器部分32提供在单位电路部分31A之外，并且因此即使在诸如DRAM之类的模拟电路和存储器部分32之间难以很好分离时可以轻易地采取对策。
[0158]示例4
[0159]示例4是示例I到3的修改。顺便提及，在AD转换器中，较低侧位的计数器的功耗占用AD转换器的大多数功耗。因而，在示例4中，模数转换器包括格雷码计数器。这里，进行每一个列的比较处理、较低侧位的锁存操作以及较高侧位的计数操作的AD转换器110布置在每一个列中。图20和21图示AD转换器110的基本配置图。图22图示在较低位锁存部分中锁存的格雷码的示例，并且输出较高位计数器的每一个计数器。
[0160]AD转换器110具有比较器111、用于较低N位的较低位锁存电路120、用于较高M位的较高位计数器部分130和位不一致性防止电路140 (参考图21)。在AD转换器110中，布置用作码转换计数器的格雷码计数器150。以此方式，示例4的AD转换器110是用于较低侧N位和较高侧M位的AD转换器。具体地，例如N = 5而M = 10。然后，AD转换器110的输出被传送出到数据锁存部分55。较低位锁存电路120、较高位计数器部分130、位不一致性防止电路140以及格雷码计数器150分别具有耗尽型场效应晶体管。
[0161]在每一个AD转换器110中，不进行在每一个列中的较低侧位的计数操作。单独布置在多个列中并且进行与基准时钟PLLCK同步地计数的N位格雷码计数器150的输出锁存在每一个列中，由此确定AD转换值。时钟供应部分的PLL电路113中生成的基准时钟PLLCK仅被输入到格雷码计数器150。因此，可以减轻布线负载并增加操作频率。因为对每一个列的较低侧位的计数操作不进行，所以可以最小化功耗。关于上侧位，使用格雷码计数器的输出的第N位码（时钟）进行计数操作。因此，可以进行相关双采样（CDS)。关于锁存的较低侧位，通过在每一列中布置加法器等可以在每一列中进行所谓的垂直（V)方向加法。在示例4的AD转换器110中，相比于利用具有同时时间分辨率(simultaneous timeresolution)的全位计数器（full bit counter)方法的AD转换器，可以减少功耗到大约八分之一。
[0162]例如，格雷码计数器150 —旦接收到在时钟供应部分的PLL电路113中生成的频率fn(MHz)的基准时钟PLLCK就进行计数操作，由此基于分频（divided frequency)生成N位（N= 5)的格雷码GC[0]到GC[4]。N位的格雷码GC形成为在逻辑[O]和逻辑[I]之间的电平转移（level transition)仅在一位中出现的码。具体地，格雷码计数器150生成频率（fn/2)的最低有效格雷码GC[0]、频率（fn/4)的格雷码GC[1]、频率（fn/8)的格雷码GC[2]、频率（fn/16)的格雷码GC[3]以及最高有效格雷码GC[4]，由此供应格雷码到较低位锁存部分120。格雷码计数器150在基准时钟PLLCK的下降沿生成二进制码PG[0]到PG [4]。然后，通过具有与基准时钟PLLCK相同频率的时钟CK以及其反相信号XCK重新同步每一个位，由此输出格雷码GC[0]到GC[4]。格雷码计数器150具有生成用在位不一致性防止电路140中的进位掩码信号CMASK的功能，且该功能将稍后描述。
[0163]比较器111比较在斜坡电压生成器（基准电压生成器）112中生成的基准电压Vref和模拟信号。例如，比较器111以高电平输出输出信号VCO直到基准电压VMf和模拟信号彼此匹配为止。当基准电压VMf和模拟信号彼此匹配时，输出信号VCO的电平从高电平反相到低电平。
[0164]较低位锁存部分120的格雷码GC [0]到GC [4]的锁存操作由比较器111的输出信号VCO的输出电平的反相触发。换言之，较低位锁存部分120具有由反相到低电平的比较器111的输出触发的、锁存在格雷码计数器150中生成的格雷码GC[0]到CG[4]的功能。如图传感器部分21所;在每一个列中布置的较低位锁存部分120具有其中锁存每一个格雷码GC [0]到GC [4]的较低位锁存电路(LTC) 120Q、12(^12(^120# 120 4，以及比较器111的输出向其输入的输入部分（VC0输入部分）VCOin。这里，较低位锁存电路12(V较低位锁存电路UO1、较低位锁存电路1202、较低位锁存电路1203和较低位锁存电路120 4分别从格雷码计数器150获得格雷码GC[0]、格雷码GC[I]、格雷码GC[2]、格雷码GC[3]和格雷码GC[4]，由此进行锁存。然后，最高的较低位锁存电路1204的输出通过位不一致性防止电路140被供应到用于较高的M位的较高位计数器部分130的最低计数器13(V每一个较低位锁存电路120。到120 4通过数据传输线（未图示）在相P的时刻处向信号处理电路160 (参考图26)输出锁存数据以经受⑶S处理。然后，在包括在AD转换器110中的信号处理电路160中进行相P的数据处理。
[0165]M位（在示例4中，M= 10)的计数器（二进制计数器）130。到130 9级联地连接到较高位计数器部分130。计数器13001」130 9分别是向上/向下（U/D)计数器。较高位计数器部分130 —旦接收到较低位锁存电路部分120的最高的较低位锁存电路1204的锁存输出就进行计数操作。换言之，如图22所示，在较高位计数器部分130中，最低计数器130。在较低位锁存电路部分120的最高的较低位锁存电路1204中锁存的格雷码GC[4]的下降定时处开始计数。随后，后级中的计数器UO1在前级中的计数器UOtl的输出信号的下降定时处开始计数。之后，类似地，在前面计数器的输出信号的下降定时处进行计数器操作。
[0166]图23图示了在较高位计数器部分130中包括的计数器130。的配置图。计数器OOtl具有触发器131 dP布置在触发器131C1的时钟输入级中的ORNAND门132。前级的进位输出(：_被输入到ORNAND门132的OR门133的第一输入端作为进位输入C in(时钟输入），由此供应第一外部控制信号HLDCK到第二输入端。OR门133的输出供应到NAND门134的第一输入端。第二外部控制信号xRVDCK供应到第二输入端。NAND门134的输出部分连接到触发器13込的节点131A。当ORNAND门132的输出处于低电平时，触发器131 ^的输出节点131B的锁存数据供应到Q输入侧。另一方面，当ORNAND门132的输出处于高电平时，输出节点131B的锁存数据变成Q输入侧电平的反相电平