。具有这样配置的计数器UOtl具有在相P和相D的切换期间的数据反转功能。
[0167]将基于图24描述在图23中图示的计数器130。中在相P和相D的切换期间的数据反转功能。在计数器13(^*，所有位中的数据反转可以通过从外部直接控制每个位的时钟线并且仅一次地强制地添加计数操作（数据反转）所需的上升（上升）/下降（下降）沿来实现。在这种情况下，可以通过将第二外部控制信号xRVDCK从高电平切换到低电平同时保持第一外部控制信号HLDCK在高电平来将节点131A的电平从低电平切换到高电平。因此，该数据可以被反转。
[0168]图25图示当四个计数器级联连接时包括输出数据的状态转移的时序图的示例。在实施例中，执行向上计数的操作。在计数值变成“6”之后，第二外部控制信号xRVDCK从高电平切换到低电平，同时保持第一外部控制信号HLDCK在高电平，由此进行数据反转。因此，该数据切换到从“_7”向下计数。以这种方式，较高位计数器部分130具有在每一列中进行CDS处理的功能。因而，在每一个AD转换器110中，较低N位（N = 5)的格雷码GC[0]到[4]的锁存数据（格雷码数据）被输出到数据传输线。同样关于较高的M位（M= 10)，经受较高位计数器部分130的CDS处理的数据（二进制数据）被输出到数据传输线。然后，该数据通过数据传输线供应到信号处理电路160，然后，在信号处理电路160中进行整体的CDS处理。
[0169]图26示意性图示信号处理电路160中的⑶S算术处理，而图27图示二进制数据的CDS算术处理和格雷码数据的具体示例。如图26所示，预先经受CDS处理的二进制数据片段的较高位BIN [ 14:5]、相P的格雷码GC_P [4:0]以及相D的格雷码GC_D [4:0]基本上被输入到信号处理电路160。信号处理电路160具有转换电路161以从格雷码转换到二进制码。转换电路161转换相P的格雷码GC_P[4:0]为二进制码BC_P[4:0]，并且转换相D的格雷码GC_D[4:0]为二进制码BC_D[4:0]。然后，在于信号处理电路160中包括的加法部分162中，相加较高位BIN[14:5]和相D的二进制码BC_D[4:0]。接着，在于信号处理电路160中包括的减法部分163中，从加法部分162的加法结果S162减去相P的二进制码BC_P[4:0]o此外，在加法部分164中，初始值FV (示例4中的32)被加到减法部分163的减法结果中，由此获得整体上经受了⑶S计算的数据raS_DATA[14:0]。
[0170]在图27所示的示例中，从复位初始值-32进行相P和相D的计数，并且在信号处理电路（DPU) 160中最终进行较低格雷码的⑶S计算。可以如下表示算术表达：
[0171 ] ⑶S数据=(二进制数据）+ (相D的格雷数据）一（相P的格雷数据）+32数
[0172]艮P，
[0173]CDS_DATA[14:0] = BIN [14:5] +BC_D [4:0] -BC_P [4:0] +32
[0174]可以通过在列中进行较低位锁存电路120^1」120 4的锁存数据的加法处理来进行CDS算术处理。图28图示通过在列中进行较低位锁存部分的锁存数据的加法处理来进行CDS算术处理的处理部分的配置示例的电路图。在以下描述中，将给出关于较低位锁存电路120。到120 4中的较低位锁存电路120。到120 2的描述。然而，同样可以应用于较低位锁存电路1203到120 4。
[0175]处理部分除了较低位锁存电路1203」1202之外还具有触发器121^121# 1212作为向上/向下计数器。处理部分还具有双输入NAND门122Q、122jP 122 2以及EXOR门123 i和1232作为码转换电路。在处理部分中，实际上，锁存在其中最低的较低位锁存电路120。中的格雷码GC[0]处理为二进制码BD[0]。其中最低的二进制码BD[0]供应到NAND门122。的第一输入端。脉冲信号CNTPLS[0]供应到NAND门122^9第二输入端。NAND门122 ^的输出端连接到触发器12込的端RCK。然后，触发器121 C1的反相输出端XQ连接到其自身的数据输入端D以及后级中的触发器Ul1的时钟端。当锁存数据从[O]变为[I]时，触发器1210输出进位。
[0176]不包括最低位的较低侧位通过经受锁存在其自身级中的格雷码GC和前级中的二进制码BD之间的“异或”（EXOR)而转换为二进制码BD[1]到BD[4]。换言之，锁存在较低位锁存电路UO1中的格雷码GC[1]在EXOR门123 i处经受与前级的二进制码BD[0]的“异或”，由此被转换为二进制码BD[1]。二进制码BD[1]供应到NAND门122j9第一输入端。脉冲信号CNTPLS [I]供应到NAND门122j^第二输入端。NAND门122 ^勺输出端连接到触发器Ul1的端RCK。然后，触发器121 i的反相输出端XQ连接到其自身的数据输入端D和后级中的触发器Ul1的时钟端。当锁存数据从[O]变为[I]时，触发器121 i输出进位。
[0177]锁存在较低位锁存电路1202中的格雷码GC[2]在EXOR门123 经受与前级的二进制码BD [I]的“异或”，由此被转换为二进制码BD [2]。二进制码BD [2]供应到NAND门1222的第一输入端。脉冲信号CNTPLS[2]供应到NAND门122 2的第二输入端。NAND门122 2的输出端连接到触发器1212的端RCK。然后，触发器121 2的反相输出端XQ连接到其自身的数据输入端D和前级中的触发器1212的时钟端。当锁存数据从[O]变为[I]时，触发器1212输出进位。之后，在较低位锁存电路120 3和120 4的级中进行类似的处理。
[0178]每次一个脉冲地顺序输入脉冲信号CNTPLS [O]、[I]、[2]、[3]和[4]。
[0179]在AD转换器110中，防止位的不一致的位不一致性防止电路140布置在最高的较低位锁存电路1204和较高位计数器部分Utl的最低计数器130^之间。考虑以下原因布置位不一致性防止电路140。换言之，在格雷码和二进制码的复合计数器方法中，当数据在格雷码的最高位GC[4]的改变点定时处被锁存时，可能出现所谓的亚稳态。亚稳态的出现引起在格雷码的最高格雷码数据GD[4]和二进制码的最低位数据BD[5]之间的数据不一致性，由此导致出现错误计数的可能性。
[0180]在这点上，将关于图29A和29B给出描述。这里，图29A和29B是图示未布置位不一致性防止电路时的配置和定时图。如在图29A中，当未布置位不一致性防止电路时，如果数据在格雷码GC[4]的下降改变点中锁存，则亚稳态取决于其定时出现。因此，未实现格雷码数据GC[4]和二进制数据BD[5]之间的一致性，因此，可能出现32数（digit)的数据跳跃。换言之，如在图29B中所示，即使格雷码数据⑶[4]不下降，也生成进位（Cwt)，并且反转较高的二进制位BD [5]。结果是，出现数据跳跃。
[0181]图30A和30B图示当布置位不一致性防止电路140时的配置和定时图。在位不一致性防止电路140中，如图30B所示，在格雷码数据GC[4]的下降期间生成的进位（Cwt)暂时经受进位掩码信号CMASK的掩码。然后，在释放掩码之后利用格雷码数据GC[4]的值输出进位C-。以此方式，通过向位不一致性防止电路140引入进位掩码CMASK可以防止码锁存误差。
[0182]位不一致性防止电路140具有用于防止位不一致性的锁存电路141。进位掩码信号CMASK供应到用于防止位不一致性的锁存电路141。当进位掩码信号CMASK保持在高电平时，用于防止位不一致性的锁存电路141将对应的格雷码数据GC[4]的进位Cout的输出掩码（停止预定时段）。然后，随着预定时间的流逝，当进位掩码信号CMASK切换到低电平时，由此输出进位Cout。以此方式，最高的较低位锁存电路1204的输出在其输出停止预定时段之后通过位不一致性防止电路140供应到用于较高的M位的较高位计数器部分130的最低计数器130。。
[0183]图31图示用于说明示例4中进位掩码信号的波形图。需要进位掩码信号CMASK在格雷码（GC)的最高有效位的下降定时处变为处于高电平的信号。当格雷码具有N位时，可以使用位于比最高有效位（第N位）低一位的位，S卩，第（N-I)位的反相信号作为进位掩码信号CMASK。无论N的值如何，该条件均有效。在示例4中，等同于格雷码数据GC[3]的反相信号的信号被采用作为进位掩码信号CMASK。
[0184]图32图示在AD转换器110中包括的进位掩码信号生成电路170和包括位不一致性防止电路140的AD转换器的配置示例。进位掩码信号生成电路170具有NOR门171和缓冲器172。在NOR门171中，位于比最高有效位（第N位）低一位的格雷码GC[3]的位被供应到第一输入端，并且复位信号被供应到第二输入端。以此方式，进位掩码信号CMASK作为等同于格雷码GC[3]的反相信号的信号而生成。在图32的配置中，位不一致性防止电路140具有串联连接到进位掩码信号CMASK的供应线的反相器142。可以通过反相器142的输出获得进位掩码信号CMASK的反相信号XCMASK，并且可以通过反相器142的输出获得具有与格雷码GC[3]同相的进位掩码信号CMASK。以此方式，在可能出现亚稳态的格雷码GC[4]的下降沿附近，进位被进位掩码信号CMASK掩码到后级，并且当释放该掩码时由格雷码数据GC[4]的值生成进位。可以在不提供位不一致性防止电路140的情况下通过调整锁存定时来防止亚稳态的出现。
[0185]图33图示包括在AD转换器110中的数据锁存定时调整电路180的配置示例，而图34示出图33中电路的时序图。例如，数据锁存定时调整电路180布置在VCO输入部分VC0IN?数据锁存定时调整电路180使得用在最高的较低位锁存电路1204的锁存操作中的比较器111的输出信号VCO与格雷码数据GD的电平（S卩，较低位锁存电路1204的锁存节点的信号）同步。然后，数据锁存定时调整电路180具有延迟与格雷码数据GD同步的信号VCO以便不依据格雷码GC按定时进行锁存的功能，由此供给到较低位锁存电路1204。数据锁存定时调整电路180包括同步锁存电路181和182以及延迟部分183。同步锁存电路182具有与格雷码数据GD同步的功能，以锁存信号VC0，并输出该信号VC0。当同步锁存电路181正在输出信号VCO时，同步锁存电路182的输出被保持在高阻抗（Hi-Z)。类似地，当同步锁存电路182正在输出信号VCO时，同步器锁存电路181的输出被保持在高阻抗（Hi-Z)。延迟部分183延迟与同步锁存电路181和182中的格雷码同步并且被延迟以不依据格雷码GC按定时进行锁存的信号VC0，由此供应到较低位锁存电路1204。延迟部分183由一个或多个延迟元件DLY形成，并且信号VCO的延迟量依据元件的数量或延迟元件的延迟值而调整。
[0186]以此方式，通过锁存定时调整电路180与格雷码同步并且向其施加延迟的同步延迟锁存信号（VC0_delay)用作锁存信号，以在位的改变点的定时处不进行数据锁存。因而，如图34所示，可以防止亚稳状态的出现。在数据锁存定时调整电路180中，并行提供同步锁存电路181和182，这是因为AD转换器110以时钟的半周期时段的分辨率操作。换言之，为了维持分辨率，同步锁存电路181和182并行提供以获取同步锁存，以便在格雷码数据的上升和下降的定时处并行。
[0187]示例5
[0188]示例5是示例I到4的修改。在示例5的电子装置中，模数转换器包括逐次逼近型模数转换器。
[0189]图35图示逐次逼近型的AD转换器的示意图。AD转换器210包括比较器211、包括逐次逼近时钟生成器（未示出）的控制电路212、逐次逼近寄存器213、数模转换器（DA转换器）214和输出寄存器215。这里，除了比较器传感器部分211和数模转换器（DA转换器）214之外的电路（即包括逐次逼近时钟生成器的控制电路212以及包括逐次逼近寄存器213和输出寄存器215的半导体器件（FET))具有耗尽型场效应晶体管。
[0190]控制电路212基于比较器211的比较结果控制要设置到N位（N:自然数）的逐次逼近寄存器213的值。比较器211比较来自传感器40的模拟信号和可以当DA转换器214转换逐次逼近寄存器213的数字值为模拟值时获得的信号电压，由此输出指示它们之间的幅度相关关系的比较结果到控制电路212。控制电路212对从逐次逼近寄存器213的较高位到较低位的每一个位进行比较，由此依据所获得的比较结果通过改变逐次逼近寄存器213的设置值通过N次比较转换模拟信号为数字值。
[0191]例如，当N的值是“8”时，控制电路212初始地仅设置逐次逼近寄存器213的第7位为“1”，然后，控制电路212使用比较器211来比较模拟信号电压值和与其数字值对应的模拟信号（信号电平Vsig)。当所获得的比较结果指示DA转换器214的输出电压大于信号电平Vsig时，控制电路212改变逐次逼近寄存器213的第七位为“O”。如果不是，则控制电路212允许逐次逼近寄存器213的第七位保持“I”并且存储该第七位的值在输出寄存器215中。之后，以与第七位类似的过程，关于每一个每一个直到达到第零位的位，将位初始地设置为“1”，并且依据从比较器211输出的比较结果将每一个位恰当地复位为“O”，类似于第七位的情况。当以此方式对八位进行比较时，可以获得在逐次逼近寄存器213中模拟信号被转换为数字值的结果。然后，AD转换器210的输出（在输出寄存器215中存储的数字值）被发送到数据锁存部分55。图35所示AD转换器210的转换速度范围大约从I毫秒到几百毫秒，由此具有比示例I到3所示的单斜型模数转换器更慢的转换速度。然而，可以使得电路尺寸小。
[0192]示例6
[0193]示例6也是示例I到4的修改。在示例6的电子装置中，模数转换器包括delta-sigma调制型（Λ Σ调制型）模数转换器（以下称为Δ XAD转换器）310。图36A图示Λ ΣΑ?转换器310的基本配置。这里，在Δ ΣΑ?转换器中，包括除了积分器311和数模转换器（DA转换器）314的电路的半导体器件（FET)具有耗尽型场效应晶体管。
[0194]Δ Σ AD转换器310至少包括积分器311、量化器（比较器）312、延迟电路313、形成反馈系统的一部分的数字模拟转换器（DA转换器）314以及用作输入部分并且具有电平移位功能的加法器315。在Σ AAD转换器310中，使得来自传感器40的模拟信号通过积分器311和量化器312，以便为I位的数据，由此被输出到抽取电路（抽取滤波电路）321。在抽取电路（抽取滤波电路）321中，I位数据被多位化，并且基本上数“I”对每个时隙经受数字加法。
[0195]在图36Α中，图示第一 Δ XAD转换器310的示例。然而，第η个，例如，如图36Β所示，期望应用第二 ΔΣΑ?转换器310Α。在图36Β所示的示例中，第二抽取滤波电路被应用抽取滤波电路。然而，可以应用第三抽取滤波电路作为抽取滤波电路。如图36Β所示，第二 Λ ΣΑ?转换器310Α配置为递增Λ Σ AD转换器，并且包括两个积分器31ljP 311 2作为Δ Σ调制器、两个延迟电路313JP 313 2、两个DA转换器31七和314 2以及两个加法器315 ι和 315”
[0196]示例7
[0197]向其例如应用示例I到6中描述的电子装置的固态成像器件可以用作比如诸如数码相机和摄像机之类的成像设备、诸如包括成像功能的便携式电话之类的便携式终端装备以及在图像读取部分中使用固态成像器件的复印机的通用电子装置（电子装备）中的其成像部分（图像获得部分）。可能存在以安装在电子装置上的模块形状（即相机模块）形成成像设备的情况。
[0198]图37图示描述作为本公开的电子装置的示例的成像设备（相机设备）的配置示例的框图。然而，作为示例7的电子装置的成像装置400具有包括镜头组401等、成像元件402、作为相机信号处理部分的DSP电路403、帧存储器404、显示装置405、记录装置406、操作系统407、供电系统408等的光学系统。DSP电路403、帧存储器404、显示装置405、记录装置406、操作系统407以及供电系统408被配置为通过总线409彼此连接。
[0199]镜头组401接受来自成像被摄体的入射光（图像光）以在成像元件402的成像平面上成像。成像元件402将通过镜头组401成像在成像平面上的入射光的光量转换为输出为像素信号（模拟信号）的电信号。显示装置405包括诸如液晶显示装置和有机电发光(EL)显示装置之类的面板型显示装置，并且显示由成像元件402成像的运动画面和静止图像。记录装置406记录由成像元件402成像的运动画面和静止图像在诸如存储卡、录像带或数字多功能盘（DVD)之类的记录介质上。操作系统407响应于用户的操作而发出关于成像装置400具有的各种功能的操作命令。供电系统408关于DSP电路403、帧存储器404、显示装置405、记录装置406、操作系统407恰当地供应用作这些供应对象的操作电源的各种电源。
[0200]这样的成像装置400被应用到摄像机、数码相机和用于诸如便携式电话之类的移动装备的相机模块。在成像装置400中，可以使用能以较低功耗实现高速读取图像数据（数字数据）的上述各种示例中的电子装置（固态成像器件）作为成像元件402。因此，可以极大地有助于成像装置400的低功耗。
[0201]示例8
[0202]在示例8中，包括耗尽型场效应晶体管的各种场效应晶体管将被描述。
[0203]当耗尽型场效应晶体管是具有SOI结构的半导体器件（称为“SOI型半导体器件”）时，SOI型半导体器件大致分为两种结构。换言之，结构之一是其耗尽层达到绝缘层和SOI层之间的介面的完全耗尽型SOI结构（参考图38A)，该耗尽层在SOI型半导体器件的操作期间引起（induce)到栅极电极紧挨下方的沟道形成区域（也称为“主体部分”）。另一结构是具有被留下的中性区域的部分耗尽型SOI结构（参考图38B)，其中耗尽层不达到绝缘层和SOI层之间的介面。
[0204]如图38A和38B所示，例如，在基于智能切割方法以及衬底叠层技术形成的SOI衬底、基于氧注入分离（SMOX)方法形成的OSI衬底以及其中在硅半导体衬底的表面上形成绝缘层并在绝缘层上形成硅层的SOI衬底中形成SOI型半导体器件。这里，SOI衬底具有如下配置和结构，其中硅半导体衬底70、SiO2构成的绝缘层71以及硅层（SOI层）72被叠层。除了硅层之外，SOI型半导体器件还包括漏极区域75A、源极区域75B、作为半导体层72介于漏极区域75A和源极区域75B之间的区域的沟道形成区域76以及通过栅极绝缘层74面向沟道形成区域76提供的栅极电极73。
[0205]这里，在具有完全耗尽型SOI结构的半导体器件中，由于施加到栅极电极73的电压，在栅极电极73紧挨下方的沟道形成区域76中形成沟道77，并且在沟道77和绝缘层71之间形成耗尽层78(参考图38A)。在具有部分耗尽型SOI结构的半导体器件中，由于施加到栅极电极73的电压，在栅极电极73紧挨下方的沟道形成区域76中形成沟道77，并且在沟道77以下形成耗尽层78。然而，在耗尽层78和绝缘层71之间的主体部分的底部中形成不被耗尽的区域79 (参考图38B)。在具有完全耗尽型SOI结构的半导体器件和具有部分耗尽型SOI结构的半导体器件之间的差异主要是硅层（SOI层）的厚度。在具有完全耗尽型SOI结构的半导体器件中，硅层72的厚度例如等于或小于50nm。在具有部分耗尽型SOI结构的半导体器件中，硅层72的厚度例如等于或小于lOOnm。
[0206]以其他方式，耗尽型场效应晶体管可以是在日本未审查专利申请公开第2009-182360号中公开的包括鳍状结构的