96]如图6所示，正向扫描的第η级移位寄存器单元G(η)的第二具体实施例(η为正整数)在如图4所示的第一具体实施例的基础上增加了一个第二下拉节点控制晶体管Μ112 ;
[0097]所述第二下拉节点控制晶体管Μ112，栅极接入所述第二时钟信号CLKB，第一极与所述下拉节点ro连接，第二极接入所述第二时钟信号CLKB。
[0098]如图7所示，图6所示的移位寄存器单元在正向扫描时，在一显示周期内，具体工作过程如下:
[0099]在预充电阶段SI，Input接入高电平(即Input与上一级移位寄存器单元的Output连接)，使得Ml21导通；CLK为低电平，VDD通过M121给Cs充电，使得I3U的电位拉高；PU的电位为高电平，使得Ml 11导通，此时CLKB为高电平，可以调节Mlll与M112的比例，使得Ml 12导通时，H)的电位仍能拉为低电平；ro的电位为低电平使得Ml2与Ml23都关断，同时CLKB为高电平，对Output进行放噪，从而保证了栅极驱动信号的稳定性输出；
[0100]在输出阶段S2，Input接入低电平，M121关断，上拉节点PU的电位继续保持高电位，Mll保持开启状态；此时CLK为高电平，上拉节点PU的电位由于自举效应(bootstrapping)持续升高，从而Mll持续保持开启状态，栅极驱动信号输出；PU的电位为高电位，Mlll仍处于开启状态，同时CLKB为低电平，M112处于关断状态，从而M12和M123继续关断，由于CLKB为低电平，M13处于关断状态，保证栅极驱动信号的稳定性输出；
[0101]在复位阶段S3，Reset接入高电平(即为下一级移位寄存器单元输出的栅极驱动信号)，使得M122处于导通状态，PU的电位被拉低，从而实现关断Mll与Mlll ;同时CLKB也为高电平，M13处于导通状态，将栅极驱动信号拉低到VGL，由于CLKB为高电平，M112处于导通状态，H)的电位为高电位，M123和M12都处于导通状态，同时对PU与Output进行放电；
[0102]在第一放噪阶段S4，CLK为高电平，CLKB为低电平，此时I3U的电位为低电位，Ml 11与Ml 12均为关断状态，Cpd使得H)的电位拉为高电位，M12打开，从而实现对Output进行放噪；同时ro的电位为高电位，M123打开，从而实现对I3U进行放噪；上述可使得由CLK产生的耦合噪声电压得以消除，从而实现低电平输出，保证栅极驱动信号输出的稳定性；
[0103]在第二放噪阶段S5，CLK为低电平，CLKB为高电平，Ml 11关断，Ml 12打开，PD的电位仍处于高电位，M123、M12与M13均打开，实现对Output与PU进行放噪；
[0104]在下一帧到来之前，该移位寄存器单元一直重复第一放噪阶段S4与第二放噪阶段S5，不断对上拉节点和栅极驱动信号输出端Output进行放噪。
[0105]在如图6所示的正向扫描的第η级移位寄存器单元G(n)的第二具体实施例中，由于增加了 M8，从而在每一显示周期的复位阶段和第二放噪阶段通过所述输出放噪晶体管M13进一步控制所述栅极驱动信号输出端Output输出低电平，进一步加强防噪功能。
[0106]如图8所示，反向扫描的第η级移位寄存器单元G(n)的第一具体实施例(η为正整数)包括输入端Input、栅极驱动信号输出端Output、复位端Reset、上拉晶体管M11、下拉晶体管M12、下拉节点控制模块11、上拉节点控制模块12和输出放噪晶体管M13，其中，
[0107]所述上拉晶体管Mll，栅极与上拉节点I3U连接，第一极接入第一时钟信号CLK，第二极与所述栅极驱动信号输出端Output连接；
[0108]所述下拉晶体管M12，栅极与下拉节点ro连接，第一极与所述栅极驱动信号输出端连接Output，第二极接入第一低电平VGL ；
[0109]所述下拉节点控制模块11包括:
[0110]第一下拉节点控制晶体管Mill，栅极与所述上拉节点PU连接，第一极与所述下拉节点ro连接，第二极接入所述第一低电平VGL ；
[0111]第二下拉节点控制晶体管M112，栅极接入所述第二时钟信号CLKB，第一极与所述下拉节点ro连接，第二极接入所述第二时钟信号CLKB ;
[0112]以及，下拉节点控制电容Cpd，连接于所述下拉节点ro和输出所述第一时钟信号CLK的第一时钟信号输出端之间；
[0113]所述上拉节点控制模块12包括第一晶体管Ml21、第二晶体管Ml22、上拉节点控制晶体管Ml23和存储电容Cs，其中，
[0114]所述上拉节点控制晶体管M123，栅极与所述下拉节点H)连接，第一极接入所述第一低电平VGL，第二极与所述上拉节点I3U连接；
[0115]所述存储电容Cs，连接与所述上拉节点PU和所述栅极驱动信号输出端Output之间；
[0116]所述第一晶体管M121，栅极与所述复位端Reset连接，第一极接入所述第二低电平VSS，第二极与所述上拉节点I3U连接；
[0117]所述第二晶体管M122，栅极与所述输入端Input连接，第一极与所述上拉节点连接，第二极接入所述高电平VDD ；
[0118]所述输出放噪晶体管M13，栅极接入第二时钟信号CLKB，第一极与所述栅极驱动信号输出端Output连接，第二端接入所述第一低电平VGL，在每一显示周期的预充电阶段、复位阶段和第二放噪阶段导通，以对所述栅极驱动信号输出端Output进行放噪，使得所述栅极驱动信号输出端Output输出低电平。
[0119]如图9所示，图8所示的移位寄存器单元在反向扫描时，在一显示周期内，具体工作过程如下:
[0120]在预充电阶段SI，Input接入高电平(即Input与上一级移位寄存器单元的Output连接)，使得Ml22导通；CLK为低电平，VDD通过Ml22给Cs充电，使得I3U的电位被拉高；PU的电位为高电平，使得Mill导通，此时CLKB为高电平，可以调节Mill与M112的比例，使得Ml 12导通时，H)的电位仍能被拉为低电平；PD的电位为低电平使得M12与M123都关断，同时CLKB为高电平，对Output进行放噪，从而保证了栅极驱动信号的稳定输出；
[0121]在输出阶段S2，Input接入低电平，M122关断，上拉节点I3U的电位继续保持高电位，Mll保持开启状态；CLK为高电平，上拉节点PU的电位由于自举效应(bootstrapping)持续升高，从而Mll持续保持开启状态，栅极驱动信号输出；PU的电位为高电位，Mlll仍处于开启状态，同时CLKB为低电平，M112处于关段状态，从而M12和M123继续关段，由于CLKB为低电平，M13处于关断状态，保证栅极驱动信号的稳定输出；
[0122]在复位阶段S3，Reset接入高电平(即为下一级移位寄存器单元输出的栅极驱动信号)，使得M121处于导通状态，PU的电位被拉低，从而实现关断Mll与Mlll ;同时CLKB也为高电平，M13处于导通状态，将栅极输出信号拉低到VGL，由于CLKB为高电平，Ml 12处于导通状态，H)的电位为高电位，M123和M12都处于导通状态，同时对PU与Output进行放电；
[0123]在第一输出放噪阶段S4，CLK为高电平，CLKB为低电平，此时I3U的电位为低电位，Mlll与M112均为关断状态，Cpd使得H)的电位被拉高为高电位，M12打开，从而实现对Output进行放噪；同时F1D的电位为高电位，M123打开，从而实现对PU进行放噪。上述可使得由CLK产生的耦合噪声电压得以消除，从而实现低压输出，保证栅极驱动信号输出的稳定性;
[0124]在第二输出放噪阶段S5，CLK为低电平，CLKB为高平，Ml 11关断，Ml 12打开，PD的电位仍处于高电位，M123、M12与M13均打开，实现对Output与PU进行放噪；
[0125]在下一帧到来之前，该移位寄存器单元一直重复第一放噪阶段S4与第二放噪阶段S5，不断对上拉节点和栅极驱动信号输出端Output进行放噪。
[0126]由上可知，包括多级以上移位寄存器单元的移位寄存器仅通过一种电路结构即可以实现正向扫描和反向扫描，只需在切换扫描方向时相应改变接入第一晶体管的第一极的信号，以及接入第二晶体管的第二极的信号即可，需要使用晶体管少，功耗低。
[0127]本发明实施例所述的栅极驱动电路，包括多级上述的移位寄存器单元，不仅可以实现栅极驱动的功能，采用的信号线与TFT少，实现了窄边框设计，同时可以实现双向扫描，提高了良率，降低了生产成本，增强了栅极移位寄存器的稳定性；本发明充分利用每个元器件实现输出端无效时，不断进行降噪，使噪音的干扰降到最低，解决了由CLK引起的耦合电压问题，提高了良率；同时可以避免TFT本身的阈值电压的漂移而造成的移位寄存器单元输出异常与寿命缩短的现象。
[0128]本发明还实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括:在每一显示周期内，在正向扫描和反向扫描时:
[0129]在预充电阶段，输入端接入高电平，复位端接入低电平，第一时钟信号为低电平，第二时钟信号为高电平，上拉节点控制模块控制上拉节点的电位被拉高为高电位，从而控制上拉晶体管导通，下拉节点控制模块控制下拉节点的电位为低电位，从而控制下拉晶体管关断，所述输出放噪晶体管导通，栅极驱动信号输出端输出低电平，所述输出放噪晶体管；
[0130]在输出阶段，所述输入端接入低电平。所述复位端接入低电平，所述第一时钟信号为高电平，所述第二时钟信号为低电平，上拉节点控制模块控制所述上拉节点的电位被进一步自举拉高，从而控制所述上拉晶体管保持导通，使得所述栅极驱动信号输出端输出所述第一时钟信号，下拉节点控制模块控制该下拉节点的电位维持为低电位；
[0131]在复位阶段，所述输入端接入低电平，所述