半导体结构及其制造方法与流程

1.本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种可释放iii-v族化合物层与衬底之间的应力的半导体结构及其制造方法。


背景技术：

2.由于iii-v族化合物具有高能量间隙、高导热及化学稳定性等特性，因此一直受到积极地研究，且近年来已广泛用于高电子迁移率晶体管(high electron mobility transistors，hemt)、肖特基二极管(schottky barrier diode，sbd)等元件中。
3.然而，当在硅衬底上磊晶成长iii-v族化合物层之后，由于iii-v族化合物层与硅衬底之间的晶格不匹配(mismatch)，因此会在iii-v族化合物层与硅衬底之间的界面处产生应力，因而容易导致所形成的结构受损。


技术实现要素：

4.本发明提供一种半导体结构，其可释放iii-v族化合物层与衬底之间的应力。
5.本发明提供一种半导体结构的制造方法，其用以制造上述的半导体结构。
6.本发明的半导体结构包括衬底以及设置于所述衬底上的iii-v族化合物层。所述iii-v族化合物层中具有彼此上下连通的n个沟槽，且n≥2。在所述n个沟槽中，最上方的第1沟槽的宽度至最下方的第n沟槽的宽度为递减的，且所述第n沟槽暴露出所述衬底的一部分。
7.在本发明的半导体结构的一实施例中，所述第n沟槽暴露出所述衬底的表面。
8.在本发明的半导体结构的一实施例中，所述第n沟槽延伸至所述衬底中。
9.在本发明的半导体结构的一实施例中，所述n个沟槽中的每一沟槽的侧壁与所述衬底的表面之间的夹角介于30
°
至90
°
之间。
10.在本发明的半导体结构的一实施例中，所述n个沟槽具有总深度d，且所述n个沟槽中的每一沟槽的深度介于d/n
±
50％之间。
11.在本发明的半导体结构的一实施例中，所述iii-v族化合物层包括氮化镓层。
12.本发明的半导体结构的制造方法包括以下步骤：提供衬底；于衬底上形成iii-v族化合物层；以及于所述iii-v族化合物层中依序形成彼此上下连通的n个沟槽，且n≥2。在所述n个沟槽中，最上方的第1沟槽的宽度至最下方的第n沟槽的宽度为递减的，且所述第n沟槽暴露出所述衬底的一部分。
13.在本发明的半导体结构的制造方法的一实施例中，所述第n沟槽暴露出所述衬底的表面。
14.在本发明的半导体结构的制造方法的一实施例中，所述第n沟槽延伸至所述衬底中。
15.在本发明的半导体结构的制造方法的一实施例中，所述n个沟槽中的每一沟槽的侧壁与所述衬底的表面之间的夹角介于30
°
至90
°
之间。
16.在本发明的半导体结构的制造方法的一实施例中，所述n个沟槽具有总深度d，且所述n个沟槽中的每一沟槽的深度介于d/n
±
50％之间。
17.在本发明的半导体结构的制造方法的一实施例中，所述iii-v族化合物层包括氮化镓层。
18.在本发明的半导体结构的制造方法的一实施例中，按照所述第1沟槽至所述第n沟槽的顺序形成所述n个沟槽。
19.基于上述，在本发明中，于iii-v族化合物层中形成彼此上下连通的多个沟槽，且最下方的沟槽暴露出衬底的一部分，亦即这些沟槽穿透iii-v族化合物层，因此可以有效地释放iii-v族化合物层与衬底之间的应力。
20.为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
21.图1a至图1c为依据本发明实施例所绘示的半导体结构的制造流程剖面示意图；
22.图2为依据本发明另一实施例所绘示的半导体结构的剖面示意图；
23.图3为依据本发明另一实施例所绘示的半导体结构的剖面示意图；
24.图4为依据本发明另一实施例所绘示的半导体结构的剖面示意图；
25.附图标记:
26.100：衬底
27.102：iii-v族化合物层
28.104：第一沟槽
29.106：第二沟槽
30.108：第三沟槽
31.d：厚度
32.d1、d2、d3：深度
33.θ1、θ2：夹角
具体实施方式
34.图1a至图1c为依据本发明实施例所绘示的半导体结构的制造流程剖面示意图。首先，请参照图1a，提供衬底100。衬底100例如是硅衬底。接着，于衬底100上形成iii-v族化合物层102。iii-v族化合物层102例如为氮化镓层。iii-v族化合物层102的形成方法例如是进行磊晶成长工艺。在本实施例中，iii-v族化合物层102具有厚度d。此外，在本实施例中，iii-v族化合物层102具有单层结构，但本发明不限于此。在其他实施例中，iii-v族化合物层102也可以具有多层结构。
35.当iii-v族化合物层102形成于衬底100上之后，由于iii-v族化合物层102与衬底100之间的晶格不匹配，因此在iii-v族化合物层102与衬底100之间的界面处会产生应力。如此一来，后续所形成的元件容易因应力的影响而受损。特别是，当上述问题发生于芯片中的主要元件区时，往往导致整个芯片报废而造成生产成本增加。因此，本发明致力于释放因晶格不匹配而产生的应力，以下将对此进行详细说明。
36.接着，请参照图1b，于iii-v族化合物层102中形成第一沟槽104。第一沟槽104的底部位于iii-v族化合物层102中，亦即第一沟槽104不穿透iii-v族化合物层102。在本实施例中，第一沟槽104具有深度d1。第一沟槽104的形成方法例如是进行图案化工艺，其详细步骤为本领域技术人员所熟知，于此不另行说明。
37.之后，请参照图1c，于第一沟槽104的底部所暴露出的iii-v族化合物层102中形成第二沟槽106。在本实施例中，第二沟槽106暴露出衬底100的表面，亦即第一沟槽104与第二沟槽106穿透iii-v族化合物层102。第二沟槽106的形成方法例如是进行图案化工艺，其详细步骤为本领域技术人员所熟知，于此不另行说明。第二沟槽106具有深度d2。也就是说，在本实施例中，第一沟槽104的深度d1与第二沟槽106的深度d2的总和即为iii-v族化合物层102的厚度d。此外，由于第二沟槽106形成于第一沟槽104的底部所暴露出的iii-v族化合物层102中，因此第二沟槽106的宽度小于第一沟槽104的宽度。如此一来，在第一沟槽104与第二沟槽106的侧壁处可形成阶梯结构。所述阶梯结构可避免后续形成的金属层残留，下文将对此进行说明。
38.在本实施例中，由于形成于iii-v族化合物层102中的第一沟槽104与第二沟槽106穿透iii-v族化合物层102，因此可以有效地释放iii-v族化合物层102与衬底100之间因晶格不匹配所产生的应力，且进而可避免后续所形成的元件因应力的影响而受损。
39.在本实施例中，先于iii-v族化合物层102中形成具有较大宽度的第一沟槽104，再形成具有较小宽度的第二沟槽106，因此可避免第一沟槽104与第二沟槽106之间对准失误的问题。若先形成具有较小宽度的第二沟槽106，再形成具有较大宽度的第一沟槽104，由于第二沟槽106的尺寸较小，因此不易于将第一沟槽104形成于所需的位置。
40.此外，在本实施例中，第一沟槽104的深度d1与第二沟槽106的深度d2各自为iii-v族化合物层102的第一沟槽104的深度d1与第二沟槽106的深度d2的总和(在本实施例中可视为厚度d)的一半，但本发明不限于此，只要第一沟槽104的深度d1与第二沟槽106的深度d2各自介于(深度d1与深度d2的总和的一半)
±
50％之间即可。换句话说，当iii-v族化合物层102中形成2个凹槽时，每一个凹槽的深度皆介于(深度d1与深度d2的总和)/2
±
50％之间。
41.由于iii-v族化合物层102中的2个凹槽的侧壁处具有阶梯结构且深度d1与深度d2各自介于(深度d1与深度d2的总和的一半)
±
50％之间，因此当后续的膜层形成于iii-v族化合物层102上且覆盖阶梯结构时，藉由刻蚀工艺可轻易地完全移除阶梯结构上的膜层，避免阶梯结构上存在残留物。特别是，当上述的膜层为金属层时，若刻蚀工艺之后仍有金属层残留于阶梯结构上，在对其他元件(尤其是高压元件)的操作过程中会于这些残留的金属层处产生感应电流，因而对元件效能造成影响。
42.在本实施例中，第二沟槽106暴露出衬底100的表面，但本发明不限于此。在其他实施例中，第二沟槽106也可以延伸至衬底100中。以下将对此进行说明。
43.图2为依据本发明另一实施例所绘示的半导体结构的剖面示意图。在本实施例中，与图1相同的元件将以相同的元件符号表示，且将不再对其进行说明。
44.请参照图2，在本实施例中，第二沟槽106延伸至衬底100中。此时，由于iii-v族化合物层102中形成有2个沟槽，因此第一沟槽104的深度d1与第二沟槽106的深度d2仍各自介于(深度d1与深度d2的总和)/2
±
50％之间。
45.也就是说，不论第二沟槽106暴露出衬底100的表面或是延伸至衬底100中，第一沟槽104的深度d1与第二沟槽106的深度d2皆必须介于(深度d1与深度d2的总和)/2
±
50％之间，以有效地避免在后续工艺中膜层残留于由第一沟槽104与第二沟槽106所形成的阶梯结构上。
46.此外，在上述各实施例中，第一沟槽104与第二沟槽106的侧壁皆垂直于衬底100的平面，但本发明不限于此。
47.图3为依据本发明另一实施例所绘示的半导体结构的剖面示意图。在本实施例中，与图1相同的元件将以相同的元件符号表示，且将不再对其进行说明。
48.请参照图3，在本实施例中，第一沟槽104的侧壁与衬底100的表面之间的夹角θ1介于30
°
至90
°
之间，且第二沟槽106的侧壁与衬底100的表面之间的夹角θ2介于30
°
至90
°
之间。也就是说，第一沟槽104与第二沟槽106皆具有倾斜的侧壁。当第一沟槽104与第二沟槽106具有倾斜的侧壁时，可更有效地避免在后续工艺中膜层残留于由第一沟槽104与第二沟槽106所形成的阶梯结构上。
49.在第一沟槽104与第二沟槽106具有倾斜的侧壁的情况下，第二沟槽106亦可暴露出衬底100的表面或是延伸至衬底100中(如图2所示)。
50.在上述各实施例中，iii-v族化合物层102中形成有2个凹槽，但本发明不限于此。在其他实施例中，可视实际需求而于iii-v族化合物层102中形成更多个凹槽。
51.图4为依据本发明另一实施例所绘示的半导体结构的剖面示意图。在本实施例中，与图1相同的元件将以相同的元件符号表示，且将不再对其进行说明。
52.请参照图4，在本实施例中，iii-v族化合物层102中形成有第一沟槽104、第二沟槽106与第三沟槽108，且第三沟槽108位于第一沟槽104与第二沟槽106之间。第三沟槽108的宽度小于第一沟槽104的宽度，且大于第二沟槽106的宽度。也就是说，最上方的沟槽的宽度至最下方的沟槽的宽度为递减的。此外，第二沟槽106暴露出衬底100的表面，亦即第一沟槽104、第二沟槽106与第三沟槽108穿透iii-v族化合物层102。由于形成于iii-v族化合物层102中的第一沟槽104、第二沟槽106与第三沟槽108穿透iii-v族化合物层102，因此可以有效地释放iii-v族化合物层102与衬底100之间因晶格不匹配所产生的应力，且进而可避免后续所形成的元件因应力的影响而受损。
53.此外，在本实施例中，iii-v族化合物层102中形成有3个凹槽，因此每一个凹槽的深度皆介于(3个凹槽的总深度)/3
±
50％之间。也就是说，第一沟槽104的深度d1、第二沟槽106的深度d2以及第三沟槽108的深度d3皆介于(深度d1、深度d2与深度d3的总和)/3
±
50％之间，以有效地避免在后续工艺中膜层残留于由第一沟槽104、第二沟槽106与第三沟槽108所形成的阶梯结构上。
54.同样地，在其他实施例中，第一沟槽104、第二沟槽106与第三沟槽108皆可具有倾斜的侧壁，且第二沟槽106亦可延伸至衬底100中(如图2所示)。
55.虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求范围所界定者为准。